[发明专利]半导体结构及封装方法

说明书

本申请实施例提供了一种半导体结构及封装方法。所述半导体结构包括：第一半导体衬底130；第一重布线层210，设置于所述第一半导体衬底130之上，第一模塑组合物层400，设置于所述第一重布线层210之上；其中，所述第一模塑组合物层400的第一结构面403设置有凹槽401；存储器502，至少部分设置于所述凹槽401中；第二重布线层220，设置于所述第一结构面403上所述凹槽401以外的区域；处理器501，设置于所述第二重布线层220之上，并与所述存储器502至少部分重叠设置；所述处理器501分别与所述存储器502、所述第一重布线层210的第一焊盘218电连接。本申请实施例解决了现有技术中，CoWoS封装技术导致封装尺寸过大以及成本增加的问题。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及封装方法。

背景技术

近年来，随着计算机行业的迅速发展，高性能计算(High PerformanceComputing，HPC)的应用越来泛应用，例如在高性能网路和服务器应用等领域，特别是人工智能(Artificial Intelligence，AI)相关的产品。HPC类应用需要满足高数据传输速率、大带宽和低延迟等性能要求，为了满足上述要求，在芯片内集成高带宽存储器(HighBandwidth Memory，HBM)和处理器成为一个可行的解决方案，因其通过较短的连线相连，会减少延迟、降低功耗；而晶圆级芯片封装(Chip on Wafer on Substrate，CoWoS)提供了一种可行的封装方式。

CoWoS属于一种集成型先进半导体封装技术，可实现将具有高运算能力的逻辑芯片与具有大容量和频宽的存储器芯片整合在一起。作为一种2.5D/3D封装工艺，CoWoS可以让芯片尺寸更小，同时拥有更高的输入/输出(Input/Output，I/O)带宽。具体地，CoWoS是晶圆段延伸的先进封装技术，其先将半导体芯片通过晶圆级芯片(Chip on Wafer，CoW)封装连接至矽晶圆，再把CoW芯片与基板连结，集成得到CoWoS。

现有技术中，CoWoS封装技术，通常将多个高带宽存储器和处理器并排放置在中介层上，此种封装方式会到导致封装尺寸过大，另一方面增加中介层的使用，导致封装成本增加。

发明内容

本申请实施例提供一种半导体结构及封装方法，以解决现有技术中，CoWoS封装技术导致封装尺寸过大以及成本增加的问题。

一方面，本申请实施例提供了一种半导体结构，所述半导体结构包括：

第一半导体衬底130；

第一重布线层210，设置于所述第一半导体衬底130之上，

第一模塑组合物层400，设置于所述第一重布线层210之上；其中，所述第一模塑组合物层400的第一结构面403设置有凹槽401；

存储器502，至少部分设置于所述凹槽401中；

第二重布线层220，设置于所述第一结构面403上所述凹槽401以外的区域；

处理器501，设置于所述第二重布线层220之上，并与所述存储器502至少部分重叠设置；所述处理器501分别与所述存储器502、所述第一重布线层210的第一焊盘218电连接。

可选地，所述半导体装置还包括：

第二模塑组合物层500，覆盖所述第二重布线层220以及所述处理器501、所述存储器502；

电源基板504，与所述存储器502的接触面连接。

可选地，所述第一模塑组合物层400设置有贯穿于所述第一模塑组合物层400的金属穿孔302；所述金属穿孔302内填充有金属；

所述金属穿孔302的第一端裸露于所述第一模塑组合物层400的第一结构面403；