[发明专利]锁存电路、以及包括其的触发器电路

权利要求书

1.一种主锁存电路，包括：

在电源端子和电源接地端子之间串联连接的第一p型晶体管、第一n型晶体管和第二n型晶体管；

第一节点，其连接到第一p型晶体管的漏极端子和第一n型晶体管的漏极端子；和

NAND电路，其被配置为接收第一节点的信号和时钟信号，执行NAND运算，并且将所述NAND运算的结果输出到第二节点，

其中，NAND电路包括：在电源端子和第二节点之间与第三p型晶体管并联连接的第二p型晶体管和在第二节点与电源接地端子之间与第四n型晶体管串联连接的第三n型晶体管，

其中，第二p型晶体管的栅极和第四n型晶体管的栅极连接到第一节点，

其中，第一n型晶体管的栅极，第三p型晶体管的栅极和第三n型晶体管的栅极被配置为接收时钟信号，以及

其中，第一p型晶体管的栅极连接到第二节点。

2.根据权利要求1所述的主锁存电路，其中，第三节点连接到第三n型晶体管、第四n型晶体管和第二n型晶体管的栅极。

3.根据权利要求1所述的主锁存电路，其中，所述主锁存电路连接到扫描多路复用器(MUX)电路，所述扫描MUX电路被配置为根据扫描使能信号、所述时钟信号以及第二节点的信号向第一节点输出数据信号或扫描输入信号，

其中，所述扫描MUX电路包括：第一反相器电路，该第一反相器电路的输出端连接到第一节点，并且被配置为根据时钟信号或第二节点的信号输出数据信号或扫描输入信号；串联连接在第一反相器电路的第一端和电源端子之间的第四p型晶体管和第五p型晶体管；串联连接在第一反相器电路的第一端和电源端子之间的第六p型晶体管和第七p型晶体管；串联连接在第一反相器电路的第二端和电源接地端子之间的第八n型晶体管和第五n型晶体管；以及串联连接在第一反相器电路的第二端和电源接地端子之间的第六n型晶体管和第七n型晶体管，

其中，第四p型晶体管的栅极和第六n型晶体管的栅极被配置为接收扫描使能信号，

其中，第五p型晶体管的栅极和第五n型晶体管的栅极被配置为接收数据信号，

其中，第六p型晶体管的栅极和第八n型晶体管的栅极被配置为接收反相的扫描使能信号，以及

其中，第七p型晶体管的栅极和第七n型晶体管的栅极被配置为接收扫描输入信号。

4.根据权利要求1所述的主锁存电路，其中，所述主锁存电路的输出被提供给从锁存电路，并且

其中，从锁存电路包括OR/AND/反相器(OAI)电路，其被配置为响应于时钟信号来存储和输出第二节点的信号。

5.根据权利要求4所述的主锁存电路，其中，所述从锁存电路还包括第二反相器电路，第二反相器电路被配置为对所述OAI电路的输出信号进行反相并将所述反相后的输出信号提供给所述OAI电路。

6.根据权利要求1所述的主锁存电路，还包括：

p型复位晶体管，连接在电源端子和第二p型晶体管的源极端子之间，其中，p型复位晶体管的栅极被配置为接收复位信号；和

n型复位晶体管，连接在第二节点和电源接地端子之间，其中，n型复位晶体管的栅极被配置为接收复位信号。

7.根据权利要求4所述的主锁存电路，其中，所述OAI电路包括：

在电源端子和电源接地端子之间串联连接的第九p型晶体管、第九n型晶体管和第十n型晶体管；

第四节点，其连接到第九p型晶体管的漏极端子和第九n型晶体管的漏极端子；

第五节点，其连接到第九n型晶体管的源极端子和第十n型晶体管的漏极端子；

在电源端子和第四节点之间与第十p型晶体管串联连接的第十p型晶体管；

连接在第四节点和第五节点之间的第十一n型晶体管；和

第三反相器电路，其被配置为将第四节点的信号反相，并将第四节点的反相信号输入到第十p型晶体管和第十一n型晶体管每一个的栅极，

其中，第九p型晶体管的栅极连接到第二节点，以及

其中，第十一p型晶体管的栅极和第九n型晶体管的栅极被配置为接收时钟信号。