[发明专利]锁存电路、以及包括其的触发器电路

说明书

一种主锁存电路，包括：串联连接的第一p型晶体管、第一n型晶体管和第二n型晶体管；连接到第一p型晶体管和第一n型晶体管的第一节点；以及NAND电路，被配置为接收第一节点的信号和时钟信号并输出的NAND运算的结果到第二节点，其中第一p型晶体管的栅极连接至第二节点。

技术领域

本公开涉及锁存电路、以及包括其的触发器电路。

背景技术

触发器是数字电子电路中使用的通用数据存储元件。触发器是数字电路设计中的重要组件。这是因为触发器是时钟存储元件，可以实现顺序和稳定的逻辑设计。触发器用于存储逻辑状态、参数或数字控制信号。

例如，微处理器通常可以包含多个触发器，并且为了满足高性能微处理器的操作，要求触发器通过减少触发器的设置和保持时间以及时钟输出时间来提供最大的逻辑时钟速度。另外，还要求触发器减少在不操作触发器时不必要地消耗的功率，例如，时钟缓冲器中消耗的功率。

发明内容

提供了一种锁存电路和包括该锁存电路的触发器电路，该锁存电路和包括该锁存电路的触发器电路即使在没有时钟缓冲器的情况下也通过内部生成反相时钟信号而工作，并且还提供了一种半导体器件。

还提供了一种锁存电路和包括该锁存电路的触发器电路，其通过在不操作触发器时减少时钟缓冲器消耗的功率来提高了功率效率，并且还提供了一种半导体器件。

应注意，本公开的目的不限于此，并且根据以下描述，本公开的其他目的对于本领域技术人员将是显而易见的。

根据本公开的一方面，一种主锁存电路包括包括：在电源端子和电源接地端子之间串联连接的第一p型晶体管、第一n型晶体管和第二n型晶体管；第一节点，其连接到第一p型晶体管的漏极端子和第一n型晶体管的漏极端子；和NAND电路，其被配置为接收第一节点的信号和时钟信号，执行NAND运算，并且将所述NAND运算的结果输出到第二节点。其中，NAND电路包括：在电源端子和第二节点之间与第三p型晶体管并联连接的第二p型晶体管和在第二节点与电源接地端子之间与第四n型晶体管串联连接的第三n型晶体管。其中，第二p型晶体管的栅极和第四n型晶体管的栅极连接到第一节点。其中，第一n型晶体管的栅极，第三p型晶体管的栅极和第三n型晶体管的栅极被配置为接收时钟信号。以及其中，第一p型晶体管的栅极连接到第二节点。

根据本公开的一方面，一种主锁存电路，包括：在电源端子和电源接地端子之间串联连接的第一p型晶体管、第二p型晶体管和第一n型晶体管；第一节点，连接到第二p型晶体管和第一n型晶体管；和NOR电路，其被配置为接收第一节点的信号和反相时钟信号，执行NOR运算，并且将NOR运算的结果输出到第二节点。其中，NOR电路包括：在电源端子和第二节点之间与第四p型晶体管串联连接的第三p型晶体管；与第三p型晶体管和第四P型晶体管连接的第三节点；以及在第二节点和电源接地端子之间与第三n型晶体管并联连接的第二n型晶体管。其中，第三p型晶体管的栅极和第二n型晶体管的栅极连接到第一节点。其中，第三n型晶体管的栅极、第四p型晶体管的栅极和第二p型晶体管的栅极被配置为接收反相时钟信号。以及其中，第一n型晶体管的栅极连接到第二节点。