[发明专利]半导体晶粒及形成扇出型集成结构的方法

说明书

揭示一种半导体晶粒及形成扇出型集成结构的方法。此半导体晶粒包括接合衬垫及形成在接合衬垫中的孔、形成在接合衬垫的一部分之上的钝化层，及形成在接合衬垫中的孔之上的保护层。

技术领域

本揭示内容的一些实施方式是关于半导体晶粒及形成扇出型集成结构的方法。

背景技术

随着半导体制造技术及工艺发展，半导体晶片/晶粒大小正在缩小。此外，整合至半导体晶粒中的功能的数目及复杂性以及半导体晶片/晶粒的电晶体密度正在增大。因此，半导体晶粒具有越来越多I/O衬垫形成于更小区域中，且I/O衬垫的密度随时间流逝迅速提高。因此，半导体晶粒的封装变得更为困难，将不利地影响封装的产率。

通常，在封装晶粒(晶片)之前自晶圆切割出晶粒(晶片)，且仅封装“已知良好的晶粒”。此封装技术的有利特征在于形成扇出型集成(integrated fan–out,InFO)封装的可能性。在InFO封装中，可将晶粒上的I/O衬垫重分配至比此晶粒大的区域，且因而形成在晶粒的表面上的I/O衬垫的数目可提升。

在已知集成电路制造技术中，测试通常为用于侦测可能已在集成电路制造制程期间产生的缺陷的最后步骤。在已知方法中，时常在形成导电(例如，铜)柱之后，刚好在封装之前，检查并测试半导体晶粒。由于在制造制程后期测试半导体晶粒，因此即使此测试可能侦测到缺陷并甚至确定出缺陷的原因，亦可能无法采取校正及缓解措施来修复此些缺陷，因为直至制造制程近乎完成才会发生测试。

发明内容

本揭露的一些实施方式提供半导体晶粒，包括：接合衬垫，接合衬垫包括形成在接合衬垫中的孔；钝化层，形成在接合衬垫的部分之上；以及保护层，形成在接合衬垫中的孔之上。

本揭露的一些实施方式提供半导体晶粒，包括：接合衬垫，接合衬垫包括形成在接合衬垫中的孔，其中孔形成在0.01微米至50微米的范围中的直径及0.01微米至5微米的深度；钝化层，形成在接合衬垫的部分之上；保护层，形成在接合衬垫中的孔之上；以及第一种晶层，形成在接合衬垫中的孔之上，其中第一种晶层的顶表面在接合衬垫中的孔之上轮廓化。

本揭露的一些实施方式提供一种在半导体晶粒上形成扇出型集成结构的方法，包括：在半导体晶粒上形成接合衬垫；在接合衬垫的多个部分之上沉积钝化层；以及通过用晶片探针向接合衬垫施加压力而在接合衬垫中形成孔。

附图说明

当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或缩小各种特征的尺寸。

图1A为根据一些实施例，绘示在用于制造半导体元件的方法中于半导体晶粒的接触衬垫中形成孔的步骤的垂直横截面图；

图1B为根据一些实施例，绘示在用于制造半导体元件的方法中于孔中沉积种晶层及保护层的步骤的垂直横截面图；

图1C为根据一些实施例，绘示在用于制造半导体元件的方法中于图1B中所绘示的中间结构的表面之上沉积凸块下金属化(under bump metallization,UBM)层的步骤的垂直横截面图；

图1D为根据一些实施例，绘示在用于制造半导体元件的方法中沉积并图案化光阻层及在凸块下金属化层之上的图案化光阻层中沉积铜柱的步骤的垂直横截面图；

图1E为根据一些实施例，绘示在用于制造半导体元件的方法中图案化凸块下金属化层并移除光阻层的步骤的垂直横截面图；

图1F为根据一些实施例，绘示在用于制造半导体元件的方法中于图1E中所绘示的中间结构之上安置一系列的聚合物层、重分配层及焊料球的步骤的垂直横截面图；

图2为根据另外实施例，绘示在用于制造半导体元件的方法中于偏离中心的孔中沉积种晶层及保护层的步骤的垂直横截面图；