[发明专利]基于时序的多裸片FPGA的网表分割方法

说明书

本发明公开了一种基于时序的多裸片FPGA的网表分割方法，涉及FPGA技术领域，该方法在对用户输入网表分割得到初始分配结果后，根据各个待优化节点在当前分配结果下的时序代价值从大到小的顺序依次遍历，并根据与其存在直接连接关系的相邻节点的分配结果之间的关系确定将待优化节点重新分配到其他各个子网表后的时序代价值，并调整各个待优化节点的分配结果使其分配到时序代价值最小的子网表中，以此循环更新得到各个子网表，该方法可以减少分割得到的子网表之间的跨子网表次数，尤其减少关键路径的跨子网表次数，进而减少关键路径时延，优化设计的时序，提升整体设计的速度。

技术领域

本发明涉及FPGA技术领域，尤其是一种基于时序的多裸片FPGA的网表分割方法。

背景技术

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。

随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，为了避免芯片面积增大所带来的加工难度的增大和生产良率的降低，目前会利用硅堆叠互连技术(SSI)、CoWoS技术(Chip on Wafer on Substrate)或其他技术来实现多个FPGA裸片的互连设计，从而构成多裸片FPGA，利用多个FPGA裸片上的逻辑资源共同实现所需的电路结构。

但这又给多裸片FPGA的布局布线带来了挑战，因此如何将复杂的电路合理排布到多个芯片上以获得较优的性能是多裸片FPGA设计流程中的一个关键问题。在对多裸片FPGA进行布局布线之前，首先需要将多裸片FPGA对应的用户网表分割成多个相连的子网表，每个子网表分别对应一个FPGA裸片，然后根据每个子网表对对应的FPGA裸片进行布局布线。因此对用户网表的分割方式会直接影响多裸片FPGA的布局布线过程，也会影响多裸片FPGA的最终性能。目前在分割用户网表时，通常只会考虑与FPGA裸片所包含的逻辑资源数量之间的匹配度，也即仅需保证对应的FPGA裸片可以满足子网表的逻辑资源需求即可，但这种做法往往使得多裸片FPGA的性能难以保证。

发明内容

本发明人针对上述问题及技术需求，提出了一种基于时序的多裸片FPGA的网表分割方法，本发明的技术方案如下：

一种基于时序的多裸片FPGA的网表分割方法，该方法包括：

获取用户输入网表，并根据预定算法将用户输入网表中的各个实例模块分配到多裸片FPGA中每个FPGA裸片对应的子网表中得到初始分配结果；

根据初始分配结果确定用户输入网表中各个待优化节点的时序代价值；

按照各个待优化节点的时序代价值从大到小的顺序依次遍历各个待优化节点，对于每个待优化节点，根据待优化节点及其存在直接连接关系的相邻节点的分配结果之间的关系确定将待优化节点重新分配到其他各个子网表后的时序代价值，待优化节点及其存在直接连接关系的相邻节点分别为用户输入网表中的实例模块；

调整各个待优化节点的分配结果使其分配到时序代价值最小的子网表中，时序代价值越小、对应的待优化节点所在路径的跨子网表次数越小，跨子网表数是路径上存在直接连接关系的两个实例模块分别在两个不同的子网表内的数量；

根据调整后的分配结果更新各个待优化节点的时序代价值，并重新执行按照各个待优化节点的时序代价值从大到小的顺序依次遍历各个待优化节点的步骤，直到达到预定循环条件时，分割得到每个FPGA裸片对应的子网表，每个子网表包括分配到的所有实例模块以及实例模块之间的网表线网；