[发明专利]一种I型栅的MOS器件及其制备方法有效
申请号: | 202110437726.1 | 申请日: | 2021-04-22 |
公开(公告)号: | CN113130635B | 公开(公告)日: | 2022-09-20 |
发明(设计)人: | 陈利 | 申请(专利权)人: | 厦门芯一代集成电路有限公司 |
主分类号: | H01L29/423 | 分类号: | H01L29/423;H01L29/06;H01L29/10;H01L29/417;H01L29/78;H01L21/04;H01L21/336;H01L21/28 |
代理公司: | 厦门荔信律和知识产权代理有限公司 35282 | 代理人: | 杨光 |
地址: | 361000 福建省厦门市中国(福建)*** | 国省代码: | 福建;35 |
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摘要: | |||
搜索关键词: | 一种 mos 器件 及其 制备 方法 | ||
1.一种I型栅的MOS器件,其特征在于,所述器件包括:N型衬底(1),第一P型阱区(2),第二P型阱区(22),第一N型轻掺杂区(3),第二N型轻掺杂区(23),第一P型重掺杂源/漏极区(4),第二P型重掺杂源/漏极区(24),第一N型重掺杂源/漏极区(5),第二N型重掺杂源/漏极区(25),高K绝缘区(6),栅极多晶硅区(7),栅极电极(G),第一源/漏极电极(S1/D1)和第二源/漏极电极(S2/D2);
其中所述N型衬底(1)的中间设有I型栅结构,所述N型衬底(1)的上表面和下表面都设有所述第一P型阱区(2)和第二P型阱区(22),所述第一P型阱区(2)是以所述N型衬底(1)的中心线上下对称,所述第二P型阱区(22)是以所述N型衬底(1)的中心线上下对称,所述第一P型阱区(2)和第二P型阱区(22)与所述I型栅结构相接触,且所述第一P型阱区(2)和第二P型阱区(22)分别设置在所述I型栅结构的两侧,所述第一P型阱区(2)上都设有所述第一N型轻掺杂区(3),所述第二P型阱区(22)都设有所述第二N型轻掺杂区(23),所述第一N型轻掺杂区(3)上都设有所述第一N型重掺杂源/漏极区(5),所述第一N型重掺杂源/漏极区(5)在远离所述I型栅结构的一侧连接有第一P型重掺杂源/漏极区(4),所述第二N型轻掺杂区(23)上都设有所述第二N型重掺杂源/漏极区(25),所述第二N型重掺杂源/漏极区(25)在远离所述I型栅结构的一侧连接有第二P型重掺杂源/漏极区(24);
其中所述I型栅结构的两个横向结构为连接在所述衬底基片的上表面和下表面,且与其相对应的第一N型轻掺杂区(3)和第二N型轻掺杂区(23)有重合区域,所述I型栅结构的一个竖向结构为贯穿所述衬底基片,且与所述两个横向结构连接,所述I型栅结构包括高K绝缘区(6)和栅极多晶硅区(7),所述高K绝缘区(6)上设有栅极多晶硅区(7),所述栅极多晶硅区(7)上设有栅极电极(G),所述第一P型重掺杂源/漏极区(4)上设有第一源/漏极电极(S1/D1),所述第二P型重掺杂源/漏极区(24)上设有第二源/漏极电极(S2/D2);
所述N型衬底(1)的材料选用半导体SiC基材料。
2.根据权利要求1所述的一种I型栅的MOS器件,其特征在于,所述N型衬底(1)的厚度分别比所述第一P型阱区(2)的厚度和所述第二P型阱区(22)的厚度大。
3.根据权利要求2所述的一种I型栅的MOS器件,其特征在于,所述第一P型阱区(2)的厚度和所述第二P型阱区(22)的厚度相等。
4.根据权利要求1所述的一种I型栅的MOS器件,其特征在于,所述高K绝缘区(6)是一种单质或者化合物的高K绝缘材料。
5.根据权利要求1所述的一种I型栅的MOS器件,其特征在于,所述栅极电极(G)、所述第一源/漏极电极(S1/D1)和所述第二源/漏极电极(S2/D2)的金属电极采用金属铜材料或者铝材料。
6.一种I型栅的MOS器件的制备方法,其特征在于,所述方法包括以下步骤:
S1、清洗、曝光:选用带有N型掺杂的半导体衬底,将半导体衬底进行双面清洗、烘干,在其上、下表面涂一层光刻胶,采用有第一P型阱区(2)定义的掩膜版和激光器曝光,显影后形成所述半导体衬底双面的第一P型阱区(2)的定义;
S2、第一P型阱区(2)的形成:通过离子注入方式,在所述半导体衬底中形成所述双面的第一P型阱区(2);
S3、第二P型阱区(22)的定义:去除所述半导体衬底双面的第一P型阱区(2)定义的光刻胶,对所述半导体衬底的上、下表面涂一层新的光刻胶,采用有所述第二P型阱区(22)定义的掩膜版和激光器曝光,显影后形成所述半导体衬底双面的第二P型阱区(22)的定义;
S4、第二P型阱区(22)的形成:通过离子注入方式,在所述半导体衬底中形成所述双面的第二P型阱区(22);
S5、I型栅结构的第一槽型结构的定义:去除所述半导体衬底双面的第二P型阱区(22)定义的光刻胶,对所述半导体衬底的上、下表面涂一层新的光刻胶,采用有所述I型栅结构的第一槽型结构的定义的掩膜版和激光器曝光,显影后形成所述半导体衬底双面的I型栅结构的第一槽型结构的定义;
S6、I型栅结构的第一槽型结构的形成:采用刻蚀技术,对所述半导体衬底进行双向刻蚀,刻蚀出所述半导体衬底的上下表面相通的第一槽型结构;
S7、高K绝缘区(6)的形成:去除所述半导体衬底双面的I型栅结构的第一槽型结构定义的光刻胶,对所述半导体衬底进行双面沉积高K绝缘材料,填满所述的第一槽型结构;
S8、栅极多晶硅区(7)的第二槽型结构的定义:对所述半导体衬底的上、下表面涂一层新的光刻胶,采用有所述栅极多晶硅区(7)的第二槽型结构定义的掩膜版和激光器曝光,显影后形成所述半导体衬底双面的栅极多晶硅区(7)的第二槽型结构的定义;
S9、栅极多晶硅区(7)的第二槽型结构的形成:采用刻蚀技术,对所述半导体衬底进行双向刻蚀,刻蚀出所述半导体衬底的上下表面相通的第二槽型结构;
S10、栅极多晶硅区(7)的形成:去除所述半导体衬底双面的栅极多晶硅区(7)的第二槽型结构定义的光刻胶,对所述半导体衬底进行双面沉积多晶硅材料,填满所述的第二槽型结构;
S11、I型栅结构的定义:在对所述半导体衬底的上、下表面涂一层新的光刻胶,采用有所述I型栅结构定义的掩膜版和激光器曝光,显影后形成所述半导体衬底双面的I型栅结构的定义;
S12、I型栅结构的形成:采用刻蚀技术,对所述半导体衬底进行双向刻蚀,刻蚀出所述半导体衬底的上下表面的栅极多晶硅区(7)和高K绝缘区(6);
S13、第一N型轻掺杂区(3)和第二N型轻掺杂区(23)的定义:去除所述半导体衬底双面的I型栅结构定义的光刻胶,对所述半导体衬底的上、下表面涂一层新的光刻胶,采用有所述第一N型轻掺杂区(3)和/或第二N型轻掺杂区(23)定义的掩膜版和激光器曝光,显影后形成所述半导体衬底双面的第一N型轻掺杂区(3)和/或第二N型轻掺杂区(23)的定义;
S14、第一N型轻掺杂区(3)和/或第二N型轻掺杂区(23)的形成:通过离子注入方式,在所述半导体衬底中,且在所述第一P型阱区(2)和/或第二P型阱区(22)上形成与之对应的所述第一N型轻掺杂区(3)和/或第二N型轻掺杂区(23);
S15、第一N型重掺杂源/漏极区(5)和/或第二N型重掺杂源/漏极区(25)的定义:去除第一N型轻掺杂区(3)和/或第二N型轻掺杂区(23)定义的光刻胶,采用有所述第一N型重掺杂源/漏极区(5)和/或第二N型重掺杂源/漏极区(25)定义的掩膜版和激光器曝光,显影后形成所述半导体衬底双面的第一N型重掺杂源/漏极区(5)和/或第二N型重掺杂源/漏极区(25)的定义;
S16、第一N型重掺杂源/漏极区(5)和/或第二N型重掺杂源/漏极区(25)的形成:通过离子注入方式,在所述半导体衬底中,且在所述第一N型轻掺杂区(3)和/或第二N型轻掺杂区(23)上形成所述第一N型重掺杂源/漏极区(5)和/或第二N型重掺杂源/漏极区(25);
S17、第一P型重掺杂源/漏极区(4)和/或第二P型重掺杂源/漏极区(24)的定义:去除所述第一N型重掺杂源/漏极区(5)和/或第二N型重掺杂源/漏极区(25)定义的光刻胶,采用有所述第一P型重掺杂源/漏极区(4)和/或第二P型重掺杂源/漏极区(24)定义的掩膜版和激光器曝光,显影后形成所述半导体衬底双面的第一P型重掺杂源/漏极区(4)和/或第二P型重掺杂源/漏极区(24)的定义;
S18、第一P型重掺杂源/漏极区(4)和/或第二P型重掺杂源/漏极区(24)的形成:通过离子注入方式,在所述半导体衬底中,且在所述第一P型阱区(2)和/或第二P型阱区(22)上形成所述第一P型重掺杂源/漏极区(4)和/或第二P型重掺杂源/漏极区(24);
S19、电极的形成:去除所述第一P型重掺杂源/漏极区(4)和/或第二P型重掺杂源/漏极区(24)定义的光刻胶,在所述栅极多晶硅区(7)上沉积金属电极,在所述第一N型重掺杂源/漏极区(5)、第二N型重掺杂源/漏极区(25)、第一P型重掺杂源/漏极区(4)和第二P型重掺杂源/漏极区(24)上沉积金属电极;
N型衬底(1)的材料选用半导体SiC基材料。
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