[发明专利]基于深P阱工艺的非易失性存储器结构

说明书

本发明涉及一种具有深P阱的电可编程可擦除的非易失性存储器，包含至少一个非易失性存储单元，构建在一个P型衬底上，其中每个非易失性存储单元包含：一个深N阱，位于所述P型衬底中；一个深P阱，位于深N阱上；一个N阱和一个P阱，位于深P阱中；一个PMOS浮栅晶体管和一个PMOS选择晶体管相邻并串联，位于N阱中，其中浮栅晶体管包含一个浮栅及其下面的浮栅氧化物，选择晶体管包含一个选择栅及其下面的选择栅氧化物；一个NMOS电容位于P阱中，其中该NMOS电容包含一个位于P阱中的N掺杂区及其上方的NMOS栅氧化物；浮栅包含多晶硅栅极，该多晶硅栅极覆在PMOS浮栅氧化物上，并延伸覆盖在NMOS栅氧化物上。该存储器具有更小的尺寸和更低的操作电压。

技术领域

本发明总体涉及非易失性存储器，更具体地，涉及具有深P阱的电可编程可擦除的非易失性存储单元，所述存储单元与衬底隔离。

背景技术

随着半导体制造工艺持续等比例缩小，硅芯片上集成的晶体管数量持续增多。将整个系统集成至一个芯片上，使许多应用成为可能。但是，多系统包含许多独立的元件，例如DRAM、EEPROM、和FLASH，它们一般采用特殊工艺进行制造。这些特殊工艺会与用来制备逻辑元件例如微处理器和系统逻辑器件的通用逻辑制程不兼容。

芯片制造厂商提供的通用逻辑工艺和专用集成电路(ASIC)制造工艺通常是最大限度的压缩制造工艺冗余。为了在逻辑工艺下集成这些特殊的存储器部分(如EEPROM，DRAM和FLASH)，通常需要在原有逻辑工艺基础上增加额外的制造工艺。增加的工艺步骤会使得包括逻辑电路部分在内的整个芯片制造成本增加。

基于上述，存储器电路需要设计得和逻辑工艺兼容，这种兼容性变得格外必要，尤其对于逻辑电路占据绝大部分面积的芯片。

芯片制造厂商提供的深亚微米(例如130nm和90nm)通用逻辑工艺，通常具有以下特征：(1)单层多晶硅；(2)具有薄氧化物的晶体管，用于在较低电源电压(例如1.0v)下操作的逻辑电路，和具有厚氧化物的晶体管，用于处理更高电压(例如3.3v或5v)；(3)用于隔离N沟道晶体管的深N阱，所述N沟道晶体管用于噪声敏感电路，例如时钟同步器。

虽然现有技术中的方法尝试了采用逻辑工艺制备非易失性存储器(例如EEPROM和FLASH)，但是每个都会包含这样的局限性：需要特殊电路、存储单元尺寸偏大、数据保持能力下降、功耗增加、制备复杂性增加等。

例如，存储单元包括PMOS晶体管和NMOS耦合电容，晶体管的体端和逻辑电路衬底是连接在一起的。该存储单元的衬底在多数情形下接地或为0v。在该结构中，存储器会需要一个较高电压(例如6.5v或更高)连接至PMOS晶体管的源极或漏极。如果没有高压晶体管，在编程存储单元时就需要构建可以承受高压的电路结构(意味着更为复杂的电路和芯片面积的牺牲)。另外，为了使高压下F-N隧穿更加容易，晶体管的氧化物厚度会受到限制，使数据保持可靠性下降。由此，所述的存储单元也需要特定电路增强数据保持时间。

还有其他的存储单元的变型，它们都存在各种不同的限制。例如，一种单层多晶硅的EPROM存储单元不能电擦除。另一种存储单元会需要两个NMOS晶体管，而且需要热空穴或热电子注入浮栅。在再一种存储单元中，编程和擦除操作需要氮化物层俘获热载流子的存储单元。

另一种存储单元会需要使用三个晶体管和一个共享的浮栅来形成一个存取器件、一个编程器件和一个耦合电容。另一种存储单元会需要四个MOS器件。再一个存储单元需要一个耦合器件，其操作时的电容小于存储单元的存储器件的栅电容。另一种闪存存储单元需要在浮栅下方形成N+区，其中N+区接续扩散成一条字线。该N+区需要额外离子注入，该额外离子注入不能作为逻辑制程的部分而形成。

另一种存储单元会需要使用一个具有两个电荷注入区的耦合电容。所述存储单元需要直接在衬底上淀积，由此造成源极和漏极的电压相比电源电压不能太正，或者比地的电压更负。在130nm甚至更小的工艺节点，这会严重限制存储单元制造。再一种存储单元会需要使用一个PMOS晶体管和一个PMOS耦合电容。