[发明专利]一种应用于大规模反熔丝FPGA的时钟网络架构

权利要求书

1.一种应用于大规模反熔丝FPGA的时钟网络架构，其特征在于，包括：

HCLK硬线时钟网络和RCLK布线时钟网络，其时钟信号通过时钟输入缓存模块输入；

所述HCLK硬线时钟网络和所述RCLK布线网络时钟各有4路时钟信号，同步到达芯片中各个时钟分布模块CT，并通过各个时钟分布模块CT将时钟信号传输到到全芯片可编程逻辑资源CLB阵列中。

2.如权利要求1所述的应用于大规模反熔丝FPGA的时钟网络架构，其特征在于，所述时钟分布模块CT包括HCLK时钟选择模块、RCLK时钟选择模块，以及时钟驱动缓冲电路；

4路HCLK硬线时钟HCLK1_I、HCLK2_I、HCLK3_I和HCLK4_I通过HCLK时钟选择模块，在各自选择使能信号EN1、EN2、EN3和EN4控制下，输出HCLK1_O、HCLK2_O、HCLK3_O和HCLK4_O；

4路RCLK布线时钟RCLK1_I、RCLK2_I、RCLK3_I和RCLK4_I通过RCLK时钟选择模块，在各自选择使能信号EN5、EN6、EN7和EN8控制下，输出RCLK1_O、RCLK2_O、RCLK3_O和RCLK4_O。

3.如权利要求2所述的应用于大规模反熔丝FPGA的时钟网络架构，其特征在于，所述选择使能信号ENx根据编程特定位置的反熔丝单元进行控制，x为1~8的整数。

4.如权利要求1所述的应用于大规模反熔丝FPGA的时钟网络架构，其特征在于，所述HCLK硬线时钟网络采用的是时钟信号从时钟分布模块CT引出后，根据可编程逻辑资源阵列中可编程逻辑资源CLB模块的列数，水平一行布线，再从各水平行分布模块HM分出列竖直列时钟网络，形成“十字架”式的时钟树布线网络，在反熔丝FPGA编程过程中，从4路HCLK1_I-HCLK4_I中选择特定的1路或者多路的HCLK硬线时钟网络，最终输入到可编程逻辑资源CLB模块中，驱动可编程时序逻辑资源时钟端口。

5.如权利要求4所述的应用于大规模反熔丝FPGA的时钟网络架构，其特征在于，所述RCLK布线时钟网络采用的是时钟信号从时钟管理模块CT引出后，根据可编程逻辑资源阵列中可编程逻辑资源CLB模块的行数，先竖直一列布线形成列分布时钟模块RM，再从列分布时钟模块RM水平引出，形成“十字架”的时钟树布线网络，通过编程指定位置的反熔丝单元，从4路RCLK1_I-RCLK4_I中选择特定的1路或者多路的RCLK时钟用来驱动可编程时序逻辑资源R单元时钟端口、异步置位、异步清零和使能端口、可编程组合逻辑资源C单元模块的任一输入端口。

6.如权利要求1所述的应用于大规模反熔丝FPGA的时钟网络架构，其特征在于，所述时钟分布模块CT的个数根据反熔丝FPGA的逻辑资源规模大小进行灵活扩展。