[发明专利]一种应用于大规模反熔丝FPGA的时钟网络架构

说明书

本发明公开一种应用于大规模反熔丝FPGA的时钟网络架构，属于可编程逻辑器件领域。所述应用于大规模反熔丝FPGA的时钟网络架构包括HCLK硬线时钟网络和RCLK布线时钟网络，其时钟信号通过时钟输入缓存模块输入；所述HCLK硬线时钟网络和所述RCLK布线网络时钟各有4路时钟信号，同步到达芯片中各个时钟分布模块CT，并通过各个时钟分布模块CT将时钟信号传输到到全芯片可编程逻辑资源CLB阵列中。本发明所提出的一种应用于大规模反熔丝FPGA的时钟网络架构，经过设计、仿真和流片测试验证后的一种可靠、灵活的时钟网络架构设计方法，为后期设计更大逻辑资源规模的反熔丝FPGA电路时钟网络架构提供了可靠的设计保障依据。

技术领域

本发明涉及可编程逻辑器件技术领域，特别涉及一种应用于大规模反熔丝FPGA的时钟网络架构。

背景技术

FPGA(Field Programmable Gate Array，现场可编程门阵列)，根据内部可编程配置单元来区分，主流FPGA电路主要有SRAM型，反熔丝型和FLASH型FPGA三种类型。

反熔丝FPGA内部可配置单元为反熔丝单元，相比SRAM和FLASH配置单元，其具备多种独特性能。反熔丝器件属于一次可编程器件（OTP），这使得反熔丝FPGA在编程和使用过程中具备了读写速度快、功耗低、应用温度范围广、抗辐照能力强、安全、保密性强，百分百可测等优势，被广泛应用于航天，航空，军事等复杂领域。

在FPGA芯片设计过程中，全局时钟网络是非常核心的关键模块，随着FPGA逻辑资源的不断增大，多时钟域管理，时钟延迟，时钟信号完整性和相位偏移已成为大规模FPGA器件设计过程中的主要考虑因素。

针对大规模反熔丝FPGA电路，在其编程和工作等操作阶段，需要快速、可靠、稳定的时钟网络来驱动内部大量的可编程时序逻辑电路，需要时钟网络电路来保障反熔丝FPGA全局时钟信号同时到达各个逻辑资源模块，同时要求时钟网络信号分布高驱动、低偏斜、低延迟、低功耗和小的布线面积。

发明内容

本发明的目的在于提供一种应用于大规模反熔丝FPGA的时钟网络架构，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种应用于大规模反熔丝FPGA的时钟网络架构，包括：

HCLK硬线时钟网络和RCLK布线时钟网络，其时钟信号通过时钟输入缓存模块输入；

所述HCLK硬线时钟网络和所述RCLK布线网络时钟各有4路时钟信号，同步到达芯片中各个时钟分布模块CT，并通过各个时钟分布模块CT将时钟信号传输到到全芯片可编程逻辑资源CLB阵列中。

可选的，所述时钟分布模块CT包括HCLK时钟选择模块、RCLK时钟选择模块，以及时钟驱动缓冲电路；

4路HCLK硬线时钟HCLK1_I、HCLK2_I、HCLK3_I和HCLK4_I通过HCLK时钟选择模块，在各自选择使能信号EN1、EN2、EN3和EN4控制下，输出HCLK1_O、HCLK2_O、HCLK3_O和HCLK4_O；

4路RCLK布线时钟RCLK1_I、RCLK2_I、RCLK3_I和RCLK4_I通过RCLK时钟选择模块，在各自选择使能信号EN5、EN6、EN7和EN8控制下，输出RCLK1_O、RCLK2_O、RCLK3_O和RCLK4_O。

可选的，所述选择使能信号ENx根据编程特定位置的反熔丝单元进行控制，x为1~8的整数。

可选的，所述HCLK硬线时钟网络采用的是时钟信号从时钟分布模块CT引出后，根据可编程逻辑资源阵列中可编程逻辑资源CLB模块的列数，水平一行布线，再从各水平行分布模块HM分出列竖直列时钟网络，形成“十字架”式的时钟树布线网络，在反熔丝FPGA编程过程中，从4路HCLK1_I-HCLK4_I中选择特定的1路或者多路的HCLK硬线时钟网络，最终输入到可编程逻辑资源CLB模块中，驱动可编程时序逻辑资源时钟端口。