[发明专利]一种测量方法和3D存储器件有效
申请号: | 202110460001.4 | 申请日: | 2021-04-27 |
公开(公告)号: | CN113192858B | 公开(公告)日: | 2022-04-01 |
发明(设计)人: | 李锋锐;邹远祥;张伟 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L21/66 | 分类号: | H01L21/66;H01L27/1157;H01L27/11582 |
代理公司: | 北京成创同维知识产权代理有限公司 11449 | 代理人: | 蔡纯;刘静 |
地址: | 430074 湖北省武汉*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 一种 测量方法 存储 器件 | ||
1.一种测量方法,包括:
形成叠层结构,所述叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层,所述叠层结构包括存储区和测量区;
刻蚀所述叠层结构,在所述存储区形成台阶结构;
在所述测量区形成周期性结构,所述周期性结构是沿堆叠结构的堆叠方向由单层氧化层重复堆叠形成的结构;
刻蚀形成贯穿所述台阶结构的多个第一假沟道孔和贯穿所述周期性结构的多个第二假沟道孔;
采用生长工艺在所述第一假沟道孔底部生长第一外延层,在所述第二假沟道孔底部生长第二外延层;以及
利用所述第二假沟道孔测量所述第二外延层的高度。
2.根据权利要求1所述的测量方法,其中,采用光学临界尺寸测量方法测量所述第二外延层的高度。
3.根据权利要求1所述的测量方法,其中,所述测量区为晶圆划槽区。
4.根据权利要求1所述的测量方法,其中,刻蚀所述叠层结构,在所述存储区形成台阶结构的步骤包括:
在所述存储区的所述叠层结构上方设置掩模层,所述掩模层的开口暴露所述测量区和部分所述存储区;
经由所述掩模层的开口将所述测量区的全部叠层结构刻蚀;
经由所述掩模层的开口将所述存储区的叠层结构刻蚀,使得所述存储区的边缘呈现多级台阶分布。
5.根据权利要求4所述的测量方法,其中,在所述测量区形成周期性结构包括:
在所述测量区形成与所述台阶结构的顶表面齐平的氧化层。
6.根据权利要求1所述的测量方法,其中,在所述测量区形成周期性结构包括:去除位于所述台阶结构上方的掩模层,暴露所述测量区的周期性结构,所述周期性结构为由所述牺牲层和所述层间绝缘层交替堆叠形成的多层结构。
7.一种3D存储器件,包括:
栅叠层结构,包括交替堆叠的多个栅极导体和多个层间绝缘层,所述栅叠层结构包括存储区和测量区;
台阶结构,通过刻蚀工艺形成于所述存储区;
周期性结构,形成于所述测量区;
多个第一假沟道孔,刻蚀贯穿所述台阶结构;
多个第二假沟道孔,刻蚀贯穿所述周期性结构,所述周期性结构是沿堆叠结构的堆叠方向由单层氧化层重复堆叠形成的结构;以及
第一外延层,采用生长工艺形成于所述第一假沟道孔底部;
第二外延层,采用生长工艺形成于所述第二假沟道孔底部,所述第一外延层和所述第二外延层的高度相同。
8.根据权利要求7所述的3D存储器件,其中,所述氧化层覆盖所述栅叠层结构边缘的所述台阶结构。
9.根据权利要求7所述的3D存储器件,其中,所述测量区为晶圆划槽区,在所述测量区测得的所述第二外延层的高度等于所述第一外延层的高度。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造