[发明专利]非易失存储器与SRAM混合的存算一体数据快速加载结构有效
| 申请号： | 202110461198.3 | 申请日： | 2021-04-27 |
| 公开（公告）号： | CN113393879B | 公开（公告）日： | 2022-06-10 |
| 发明（设计）人： | 张和;康旺;赵巍胜 | 申请（专利权）人： | 北京航空航天大学 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413;G11C11/16;G11C8/10;G06N3/04 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 单晓双;叶明川 |
| 地址： | 100191*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 非易失 存储器 sram 混合 一体 数据 快速 加载 结构 | ||
1.一种非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；
所述MRAM阵列用于存储神经网络的权值数据；
SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；
所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。
2.根据权利要求1所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述联合地址译码器包括：j-K译码器、i-N译码器以及K个N路分配器；
所述j-K译码器的输入端用于接收加载块内MRAM地址，输出端连接K个N路分配器；所述i-N译码器的输入端用于接收要加载SRAM地址，输出端连接K个N路分配器；其中，K个N路分配器的输出端作为所述联合地址译码器的第一输出端，连接所述MRAM阵列，输出N×K个输出信号作为MRAM阵列的行选信号；所述i-N译码器的输出端作为所述联合地址译码器的第二输出端，连接所述SRAM阵列，输出N个输出信号作为SRAM阵列的行选信号。
3.根据权利要求1所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，还包括：用于将数字输入信号转换为模拟信号的输入转换电路、用于将所述SRAM计算阵列输出的计算结果转换成数字信号的输出转换电路；
所述输入转换电路的输出端连接所述SRAM计算阵列，所述SRAM计算阵列的输出端连接所述输出转换电路的输入端。
4.根据权利要求3所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述输入转换电路包括数模转换器、脉冲宽度调制器、计数器、脉冲截断电路中的至少一种。
5.根据权利要求3所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述输出转换电路采用积分计数型电路或ADC。
6.根据权利要求5所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述ADC为flashADC或sar ADC。
7.根据权利要求1至6任一项所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述MRAM阵列的规模大于等于所述SRAM计算阵列的规模。
8.根据权利要求1至6任一项所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述SRAM阵列中的SRAM单元为8TSRAM结构。
9.根据权利要求1至6任一项所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述SRAM阵列中的SRAM单元为6TSRAM结构。
10.根据权利要求1至6任一项所述的非易失存储器与SRAM混合的存算一体数据快速加载结构，其特征在于，所述SRAM阵列中的SRAM单元为基于电荷转移的存算一体单元。
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