[发明专利]非易失存储器与SRAM混合的存算一体数据快速加载结构

说明书

本发明提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；所述MRAM阵列用于存储神经网络的权值数据；SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接，能在极短时间内实现一次从非易失存储器到SRAM的数据加载，功耗开销低。

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及一种非易失存储器与SRAM混合的存算一体数据快速加载结构。

背景技术

在人工智能时代，处理器与存储芯片分离的冯诺依曼计算架构由于存储器与处理器之间频繁的数据传输，功耗高，不适于小型化的发展趋势，为了解决器件尺寸微缩挑战与冯诺依曼计算架构瓶颈，存内计算(或者也可称为存算一体、内存计算等)技术得到人们的广泛关注，其基本思想是存储与计算融合在同一个芯片，从而直接利用存储器进行计算，减少存储器与处理器之间的数据传输，降低功耗的同时提高性能。

目前主流技术其中的一个重要分支是使用SRAM作为存储介质实现存算一体，主要是由于其成熟的CMOS工艺特性。但是，以SRAM为基础的存算一体结构中，受限于SRAM容量的大小和其非易失性，绝大部分网络结构的权值无法一次性的放入阵列中，其阵列存储的权值参数需要经常性的从外部加载。当能效比向更高的量级推进的过程中，这种数据加载功耗带来了不小的开销。

发明内容

针对现有技术中的问题，本发明提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，能够至少部分地解决现有技术中存在的问题。

为了实现上述目的，本发明采用如下技术方案：

第一方面，提供一种非易失存储器与SRAM混合的存算一体数据快速加载结构，包括：SRAM计算阵列以及与所述SRAM阵列一体封装的MRAM阵列；

所述MRAM阵列用于存储神经网络的权值数据；

SRAM阵列用于实现输入数据与当前存储的神经网络的权值之间的乘加计算并输出模拟量的计算结果；

所述SRAM阵列与对应的MRAM阵列连接同一联合地址译码器；所述SRAM阵列的写入驱动电路与对应的MRAM阵列的读取驱动电路直接连接。

进一步地，所述联合地址译码器包括：j-K译码器、i-N译码器以及K个N路分配器；

所述j-K译码器的输入端用于接收加载块内MRAM地址，输出端连接K个N路分配器；所述i-N译码器的输入端用于接收要加载SRAM地址，输出端连接K个N路分配器；其中，K个N路分配器的输出端作为所述联合地址译码器的第一输出端，连接所述MRAM阵列，输出N×K个输出信号作为MRAM阵列的行选信号；所述i-N译码器的输出端作为所述联合地址译码器的第二输出端，连接所述SRAM阵列，输出N个输出信号作为SRAM阵列的行选信号。

进一步地，非易失存储器与SRAM混合的存算一体数据快速加载结构还包括：用于将数字输入信号转换为模拟信号的输入转换电路、用于将所述SRAM计算阵列输出的计算结果转换成数字信号的输出转换电路；

所述输入转换电路的输出端连接所述SRAM计算阵列，所述SRAM计算阵列的输出端连接所述输出转换电路的输入端。

进一步地，所述输入转换电路包括数模转换器、脉冲宽度调制器、计数器、脉冲截断电路中的至少一种。

进一步地，所述输出转换电路采用积分计数型电路或ADC。

进一步地，所述ADC为flashADC或sar ADC。

进一步地，所述MRAM阵列的规模大于等于所述SRAM计算阵列的规模。