[发明专利]低电平逻辑转高电平逻辑的高频levelshift电路与电路系统

说明书

本申请涉及一种低电平逻辑转高电平逻辑的高频levelshift电路与电路系统，通过在第二MOS管和第二输出端节点之间接入一个第一调整管，在第一MOS管和第一输出端节点之间接入一个第二调整管，在第二电压源后连入一个差分缓冲器，当第二电压源提供高电压时，使得差分缓冲器的第一输出端输出高电平电压，从而使得第三MOS管和第一调整管同时导通，拉低第一输出端节点的电平，拉高第二输出端节点的电平，第一输出端节点和第二输出端节点同时翻转，第一输出端节点的拉低和第二输出端节点的拉高，都各只需要经历一个MOS器件的开启延时，从而使得两个输出端边沿同步，使得负载获得更加对称的levelshift输出，而不借助复杂的矫正电路对levelshift输出信号修正。

技术领域

本申请涉及电子电路技术领域，特别是涉及一种低电平逻辑转高电平逻辑的高频levelshift电路与电路系统。

背景技术

如图4所示，图4的电路是一种低电平逻辑转高电平逻辑levelshift的传统电路，inp点和inn点的信号相反，通过该电路实现逻辑在低电源域到高电源域的转变。P1、P2、N1和N2都是MOS管。

然而，这个传统的低电平逻辑转高电平逻辑levelshift电路有一个很大的问题，就是两个输出端Y和Yn的边沿不同步，对称性差，必须要额外添加复杂的延时矫正电路用于信号沿同步。

分析inp拉高的情况：当inp点拉高时，N1开启，同时Yn端拉低，经历1个N1开启的延时，在N1开启且Yn拉低后，P2才能开启。在P2开启后，才能实现将Y拉高的最终目的，Y才会从0翻转到VDD的电压值。可以理解，Y从低电平转到高电平，需要经历N1和P2总共2个MOS器件的开启的延时，那么就会产生Y和Yn的边沿不同步的问题，导致整个电路对称性差。此外，由于电路结构中采用了反相器产出两个相反的inp点电压信号和inn点电压信号，也会额外存在一个反相器的延迟。特别是对于高频信号的环境，这种边沿不同步的差异更大，这样也限制了此电路的高频特性。

发明内容

基于此，有必要针对传统电平逻辑转高电平逻辑的levelshift电路两个输出信号边沿不同步，对称性差的问题，提供一种电平逻辑转高电平逻辑的高频levelshift电路。

本申请提供一种低电平逻辑转高电平逻辑的高频levelshift电路，包括：

第一电压源，用于提供数值为第一电压值的电压；

第二电压源，用于提供数值为第二电压值的电压；

第一MOS管，与所述第一电压源电连接；

第二MOS管，与所述第一MOS管电连接；

第三MOS管，所述第三MOS管的一端与所述第一MOS管电连接，所述第三MOS管的另一端接地；所述第三MOS管还与所述第二MOS管电连接；

第四MOS管，所述第四MOS管的一端与所述第二MOS管电连接，所述第四MOS管的另一端接地；所述第四MOS管还与所述第一MOS管电连接；

差分缓冲器，所述差分缓冲器的输入端与所述第二电压源电连接，所述差分缓冲器的第一输出端与所述第三MOS管电连接，所述差分缓冲器的第二输出端与所述第四MOS管电连接；

第一输出端节点，设置于所述第一MOS管和所述第三MOS管之间的连接链路上；

第二输出端节点，设置于所述第二MOS管和所述第四MOS管之间的连接链路上；

第一调整管，一端与所述第一电压源电连接，另一端电连接于所述第二MOS管和所述第二输出端节点之间的连接链路；所述第一调整管还与所述差分缓冲器的第一输出端电连接；所述第一调整管还与所述第三MOS管电连接；