[发明专利]具有集成存储器一致性互连的存储器和存储控制器

说明书

本申请涉及具有集成存储器一致性互连的存储器和存储控制器。公开了一种控制器设备。该控制器设备包括通信接口，该通信接口被配置成经由互连总线接收数据操作请求。该控制器设备包括集成互连协议组件，该集成互连协议组件被配置为处理经由互连总线的通信，该集成互连协议组件支持控制器设备外部的多个不同处理设备之间的一致性。同一控制器设备上的集成存储器或存储控制器组件被配置成处理数据操作请求，包括被配置成管理与控制器设备外部的存储器或数据存储设备的通信。

其他申请的交叉引用

本申请要求2020年5月4日提交的标题为“MEMORY AND STORAGE CONTROLLER WITHINTEGRATED MEMORY COHERENCY INTERCONNECT”的美国临时专利申请第63/019,698号和2020年9月2日提交的美国非临时专利申请第17/010,739号的优先权，这些申请出于所有目的通过引用并入本文。

发明背景

越来越多的技术产生大量数据。例如，社交媒体网站、自主车辆、物联网、手机应用、工业设备和传感器以及线上线下交易，都产生了海量的数据。在某些情况下，认知计算和人工智能被用来分析这些数据。这些不断增长的数据源的结果是对存储器(memory)和存储装置(storage)的需求增加。因此，期望用于存储器和存储装置的改进的技术。

附图简述

在以下详细描述和附图中公开了本发明的各种实施例。

图1A示出了系统100的示例，其中处理器102(例如，CPU或加速器)经由CXL芯片104和存储器/存储控制器(memory/storage controller)106访问DRAM或其他介质108。

图1B示出了连接到一个或更多个存储器/存储控制器IP核(core)的CXL IP核的示意图。

图2A示出了改进的系统200的示例，其中处理器202(例如，CPU或加速器)经由集成控制器206访问DRAM或其他介质208，该集成控制器206将CXL和DDR/其他存储协议(storageprotocol)集成在单个设备中。

图2B示出了单个集成控制器IP核206的示意图。

图2C示出了单个集成控制器IP核206的另一个示意图。

图3A示出了在传统系统中需要更多的资源，在传统系统中，CPU或加速器经由CXL芯片和存储器/存储控制器访问DRAM或其他介质。

图3B示出了，在CPU或加速器经由集成控制器访问DRAM或其他介质的系统中，需要更少的资源，该集成控制器将CXL和DDR/其他存储协议集成在单个设备中。

图4示出了用于改进的系统的过程400的示例，在该改进的系统中，处理器经由集成控制器访问DRAM或其他介质，该集成控制器将CXL和DDR/其他存储协议集成在单个设备中。

详细描述

本发明可以以多种方式实现，包括作为过程、装置、系统、物质的组合、体现在计算机可读存储介质上的计算机程序产品、和/或处理器，例如被配置为执行存储在耦合到处理器的存储器上和/或由该存储器提供的指令的处理器。在本说明书中，这些实现或者本发明可以采取的任何其他形式可以被称为技术。通常，在本发明的范围内，可以改变所公开的过程的步骤顺序。除非另有说明，否则被描述为被配置为执行任务的诸如处理器或存储器的组件可以被实现为被临时配置为在给定时间执行任务的通用组件或被制造为执行任务的特定组件。如本文所使用的，术语“处理器”指的是被配置成处理数据(例如计算机程序指令)的一个或更多个设备、电路和/或处理核心。