[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿栅叠层结构；以及导电通道，贯穿栅叠层结构，其中，导电通道包括：芯部和导电柱，导电柱位于芯部上方；第一导电层，覆盖芯部的侧壁与底部，并围绕导电柱的侧壁；以及第二导电层，位于芯部与导电部之间并覆盖导电柱的侧壁，其中，第二导电层由单一导电材料形成，并与第一导电层接触。该3D存储器件通过将覆盖导电柱的侧壁的第二导电层设置为由单一导电材料形成的导电层，解决了台阶覆盖性较差的问题。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的通道孔实现存储单元串的互连，通道孔的下部一般采用芯部形成，上部一般采用导电柱形成，然而，在形成芯部与导电柱之前需要分别进行金属钛(Ti)与氮化钛(TiN)的沉积，从而形成Ti-TiN-Ti-TiN四层导电层，当四层导电层位于阶梯处时，膜层厚度容易沉积不均，造成了台阶覆盖性(step coverage)较差的问题，从而影响了导电柱的形成，增加了通道孔的电阻。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过将覆盖导电柱的侧壁的第二导电层设置为由单一导电材料形成的导电层，解决了台阶覆盖性较差的问题。

根据本发明的一方面，提供了一种3D存储器件，包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿所述栅叠层结构；以及导电通道，贯穿所述栅叠层结构，其中，所述导电通道包括：芯部和导电柱，所述导电柱位于所述芯部上方；第一导电层，覆盖所述芯部的侧壁与底部，并围绕所述导电柱的侧壁；以及第二导电层，位于所述芯部与导电部之间并覆盖所述导电柱的侧壁，其中，所述第二导电层由单一导电材料形成，并与所述第一导电层接触。

可选地，还包括：衬底，所述栅叠层结构位于所述衬底上；以及掺杂区，位于所述衬底内，其中，所述导电通道位于贯穿所述栅叠层结构的通道孔内，所述通道孔暴露所述掺杂区，所述第一导电层覆盖所述掺杂区。

可选地，所述第一导电层包括由第一导电材料形成的第一材料层与由第二导电材料形成的第二材料层，所述第二材料层围绕所述导电柱和所述芯部的侧壁，覆盖所述芯部的侧壁与底部，并分别与所述第二导电层接触，所述第一材料层包围所述第二材料层，所述第一材料层与所述掺杂区反应生成导电的化合物，以在所述第一材料层与所述掺杂区之间形成接触区。

可选地，所述第一导电材料为钛，所述第二导电材料为氮化钛。

可选地，所述单一导电材料与所述第二导电材料相同，所述第二导电层与所述第二材料层直接接触。

可选地，所述第二导电层还位于所述芯部和所述导电柱之间。

可选地，所述芯部的材料包括多晶硅，所述导电柱的材料包括钨。