[发明专利]一种新型自举驱动电路结构

权利要求书

1.一种自举驱动电路结构，其特征在于，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、电容C1、第一二极管DZ1、第二二极管DZ2、第三二极管DZ3、第四二极管DZ4、第五二极管DZ5、三极管Q1、电流源IDC、第一逻辑非门电路INV1、第二逻辑非门电路INV2以及第三逻辑非门电路INV3，其中，

所述第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5的源极和衬底均接内部自举电压信号线HPOW，所述第一PMOS管P1的漏极分别连接所述第八PMOS管P8的源极和低压电源VDD，所述第一PMOS管P1的栅极分别连接所述第二PMOS管P2的栅极、第一NMOS管N1的栅极、第三PMOS管P3的漏极、第二NMOS管N2的漏极、第七PMOS管P7的源极、第四PMOS管P4的栅极以及第三NMOS管N3的栅极，所述第二PMOS管P2的漏极分别连接所述第一NMOS管N1的漏极、第六PMOS管P6的源极、第三PMOS管P3的栅极以及第二NMOS管N2的栅极，所述第三PMOS管P3的栅极分别连接所述第一NMOS管N1的漏极、第六PMOS管P6的源极以及第二NMOS管N2的栅极，所述第四PMOS管P4的漏极连接所述第一电阻R1的一端，所述第一电阻R1的另一端分别连接所述第三NMOS管N3的漏极和第五PMOS管P5的栅极，所述第四PMOS管P4的栅极分别连接所述第一NMOS管N1的栅极、第二NMOS管N2的漏极、第七PMOS管P7的源极以及第三NMOS管N3的栅极，所述第五PMOS管P5的漏极分别连接所述第二电阻R2的一端、第一二极管DZ1的正极、三极管Q1的发射极、第七NMOS管N7的栅极、第五二极管DZ5的负极、第四电阻R4的一端以及第六NMOS管N6的漏极，所述第五PMOS管P5的栅极连接所述第三NMOS管N3的漏极，所述第二电阻R2的另一端连接所述第三二极管DZ3的负极，所述第三二极管DZ3的正极分别连接所述第二二极管DZ2的正极和第四二极管DZ4负极，所述第二二极管DZ2的负极分别连接HGND信号线和第三电阻R3的一端，所述第四二极管DZ4正极分别连接第四NMOS管N4的源极和第四电阻R4的另一端，所述第一二极管DZ1的负极接所述内部自举电压信号线HPOW，所述三极管Q1的基极和集电极连接后接到所述电流源IDC的输出端，所述电流源IDC的输入端连接所述第七NMOS管N7的漏极，所述第五二极管DZ5的正极分别连接所述第七NMOS管N7的源极、第三电阻R3的另一端、信号输出端OUT以及第十NMOS管N10的漏极；

所述第六PMOS管P6的漏极连接所述第四NMOS管N4的漏极，所述第七PMOS管P7的漏极连接所述第五NMOS管N5的漏极，所述第六PMOS管P6的栅极和第七PMOS管P7的栅极均连接HGND信号线，所述第六PMOS管P6的源极分别连接所述第一NMOS管N1的漏极和第二NMOS管N2的栅极，所述第七PMOS管P7的源极分别连接所述第二NMOS管N2的漏极和第三NMOS管N3的栅极，所述第八PMOS管P8的漏极分别连接所述第五电阻R5的一端和第九PMOS管P9的栅极，所述第八PMOS管P8的栅极分别连接所述第八NMOS管N8的栅极、第三逻辑非门电路INV3的输出端、第五NMOS管N5的栅极以及第六NMOS管N6的栅极，所述第八PMOS管P8的源极连接所述低压电源VDD，所述第五电阻R5的另一端分别连接所述第八NMOS管N8的漏极和第九NMOS管N9的栅极，所述第三逻辑非门电路INV3的输入端分别连接所述第二逻辑非门电路INV2的输出端和第四NMOS管N4的栅极，所述第二逻辑非门电路INV2的输入端连接所述第一逻辑非门电路INV1的输出端，第一逻辑非门电路INV1的输入端连接信号输入端IN，所述第九PMOS管P9的漏极分别连接所述第九NMOS管N9的漏极和下管栅驱动信号线LDR，所述第九PMOS管P9的栅极连接所述第五电阻R5的一端，所述第九PMOS管P9的源极接到所述低压电源VDD；

所述第一NMOS管N1、第二NMOS管N2以及第三NMOS管N3的源极和衬底均接HGND信号线，所述第一NMOS管N1的漏极连接所述第二NMOS管N2的栅极，所述第二NMOS管N2的漏极连接所述第三NMOS管N3的栅极，所述第四NMOS管N4、第五NMOS管N5以及第六NMOS管N6的源极均接GND，所述第五NMOS管N5的栅极分别连接所述第六NMOS管N6的栅极和第八NMOS管N8的栅极，所述第六NMOS管N6的栅极连接所述第八NMOS管N8的栅极，所述第六NMOS管N6的漏极接上管栅驱动信号线HDR，所述第七NMOS管N7的栅极接所述上管栅驱动信号线HDR，所述第七NMOS管N7的源极连接所述第十NMOS管N10的漏极，所述第八NMOS管N8、第九NMOS管N9以及第十NMOS管N10的源极均接GND，所述第八NMOS管N8的漏极连接所述第九NMOS管N9的栅极，所述第九NMOS管N9的漏极连接下管栅驱动信号线LDR，所述第十NMOS管N10的栅极连接所述下管栅驱动信号线LDR，所述第十NMOS管N10的漏极接所述信号输出端OUT；

所述电容C1的一端连接所述内部自举电压信号线HPOW，另一端连接所述HGND信号线。