[发明专利]SRAM存储单元电路

说明书

本发明公开了一种SRAM存储单元电路，包括第一反相器以及第二反相器，所述第一反相器与所述第二反相器构成一负反馈电路以降低漏电流。本发明的电路中第一PMOS管、第三PMOS管、第一NMOS管和第三NMOS管构成的第一反相器，相比于传统的反相器，第三PMOS管和第三NMOS管能够在确保反相功能的前提下将漏电路径置于深度截止的状态，从而将漏电流降低两到三个数量级。类似的，第二PMOS管、第四PMOS管、第二NMOS管和第四NMOS管构成的第二反相器，相比于传统反相器具有更低的静态功耗。第一反相器和第二反相器形成反馈结构，可以存储相反的数据，并显著降低整体存储单元的静态功耗。

技术领域

本发明涉及集成电路技术领域，尤其是涉及一种SRAM存储单元电路。

背景技术

目前SRAM的主流单元为6T结构，请参考图1，图1为传统的6T SRAM存储单元电路结构示意。为了能使6T单元工作在超低电压，设计者往往会增大晶体管尺寸，但调整后的6T单元会带来更大的静态功耗，从而使得整体SRAM存储单元阵列的功耗显著增加。超低电压电路是指电源电压处于晶体管阈值电压附近的电路，凭借自身在满足应用需求的前提下具备超低功耗而被广泛应用在SRAM中。然而，随着电源电压的降低，由于SRAM具有较大存储规模且存储单元的激活概率低的特点，SRAM存储单元阵列的静态功耗成为整个片上系统功耗的主要组成部分。

因此，需要提出一种可以有效降低静态功耗的SRAM存储单元。

发明内容

本发明的目的在于提供一种SRAM存储单元电路，用于解决现有技术中SRAM存储单元阵列的静态功耗较大的问题。

为了解决以上技术问题，本发明提出一种SRAM存储单元电路，包括：

第一PMOS管、第三PMOS管、第一NMOS管、第三NMOS管构成的第一反相器；

第二PMOS管、第四PMOS管、第二NMOS管、第四NMOS管构成的第二反相器；

所述第一反相器与所述第二反相器构成一负反馈电路以降低所述SRAM存储单元电路的漏电流。

可选地，还包括第五PMOS管构成第一下拉网络旁路以及第六PMOS管构成第二下拉网络旁路；

所述第一下拉网络旁路与所述第一反相器连接；

所述第二下拉网络旁路与所述第二反相器连接。

可选地，还包括第五NMOS管以及第六NMOS管；

所述第三NMOS管的源极以及所述第四NMOS管的源极与一电源电压连接，所述第三NMOS管的漏极与所述第一PMOS管的源极连接，所述第五NMOS管的漏极与所述第一PMOS管的栅极、所述第一NMOS管的栅极、所述第四PMOS管的栅极、所述第四NMOS管的栅极、所述第二PMOS管的漏极以及所述第二NMOS管的漏极连接，所述第一PMOS管的漏极和所述第一NMOS管的漏极与所述第二NMOS管的栅极、所述第二PMOS管的栅极、所述第三NMOS管的栅极、所述第三PMOS管的栅极以及所述第六NMOS管的漏极连接，所述第一NMOS管的源极与所述第三PMOS管的漏极以及所述第五PMOS管的漏极连接；

所述第三PMOS管的源极、所述第四PMOS管的源极、所述第五PMOS管的源极以及所述第六PMOS管的源极与地电压连接，所述第四NMOS管的漏极与所述第二PMOS管的源极连接，所述第二NMOS管的源极与所述第四PMOS管的漏极以及所述第六PMOS管的漏极连接；

所述第五NMOS管的栅极和所述第六NMOS管的栅极与字线连接，所述第五NMOS管的源极与位线连接，所述第六NMOS管的源极与位线非连接，所述第五PMOS管的栅极和所述第六PMOS管的栅极用作使能端。