[发明专利]一种基于RAM的移位寄存器及其存储方法

权利要求书

1.一种基于RAM的移位寄存器，其特征在于，包括：第一加法器、第二加法器、第一触发器以及双端口RAM，所述第一加法器以及第二加法器包括地址输入端口、第一输入端口以及输出端口，所述第一触发器包括输入数据端口、CLK端口、使能端口以及输出端口，所述双端口RAM包括写地址逻辑端口、读地址逻辑端口、数据输入端口、使能端口以及CLK端口，所述触发器的数据输入端口与所述第二加法器的输出端口相连，所述第一触发器的输出端口分别与第一加法器的地址输入端口、第二加法器的地址输入端口以及双端口RAM的写地址逻辑端口相连，所述第一加法器的输出端口与所述RAM的读地址逻辑端口相连，所述双端口RAM的输出端口(D0)输出数据，所述第一触发器的CLK端口以及所述双端口RAM的CLK端口输入时钟信号，所述第一触发器的使能端口以及所述双端口RAM的使能端口输入使能信号，所述第一加法器的地址输入端输入常量或者动态数据。

2.根据权利要求1所述的移位寄存器，其特征在于，所述双端口RAM的输出端口的宽度为m，所述第一加法器的地址输入端的宽度为n。

3.一种基于RAM的移位寄存器的存储方法，提供移位寄存器，其特征在于，所述存储方法包括：

获取用户需求；

使用所述移位寄存器对用户需求中的待存储数据进行存储；

其中，所述移位寄存器包括：第一加法器、第二加法器、第一触发器以及双端口RAM，所述第一加法器以及第二加法器包括地址输入端口、第一输入端口以及输出端口，所述第一触发器包括输入数据端口、CLK端口、使能端口以及输出端口，所述双端口RAM包括写地址逻辑端口、读地址逻辑端口、数据输入端口、使能端口以及CLK端口，所述触发器的数据输入端口与所述第二加法器的输出端口相连，所述第一触发器的输出端口分别与第一加法器的地址输入端口、第二加法器的地址输入端口以及双端口RAM的写地址逻辑端口相连，所述第一加法器的输出端口与所述RAM的读地址逻辑端口相连，所述双端口RAM的输出端口(D0)输出数据，所述第一触发器的CLK端口以及所述双端口RAM的CLK端口输入时钟信号，所述第一触发器的使能端口以及所述双端口RAM的使能端口输入使能信号，所述第一加法器的地址输入端输入常量或者动态数据。

4.一种基于RAM的移位寄存器的存储方法，提供移位寄存器，其特征在于，所述存储方法包括：

获取用户需求；所述用户需求包括待存储数据；

基于所述用户需求，确定所需静态移位寄存器的长度；

当所需静态移位寄存器的长度为2ⁿ时，使用所述移位寄存器对数据进行存储；

当所需静态移位寄存器的长度大于2ⁿ时，基于所述静态移位寄存器的长度确定所述移位寄存器的个数；

将多个移位寄存器依次串联；

使用串联后的多个移位寄存器对数据进行存储；

其中，移位寄存器包括：第二触发器、第三加法器以及单端口RAM，所述第二触发器包括输入数据端口、CLK端口以及输出端口，所述第三加法器包括地址输入端口、第一输入端口以及输出端口，所述单端口RAM包括地址输入端口、数据输入端口、CLK端口以及数据输出端口，所述第二触发器的数据输入端口连接所述第三加法器的输出端口，所述第二触发器的输出端口与所述第三加法器的地址输入端以及单端口RAM的地址输入端相连，所述第二触发器以及所述单端口RAM的CLK端输入时钟信号，所述单端口RAM的数据输入端输入数据，所述单端口RAM的输出端输出数据，n为RAM的地址输入端口的宽度；

所述当所需静态移位寄存器的长度大于2ⁿ时，基于所述静态移位寄存器的长度确定所述移位寄存器的个数的步骤包括：

当所需静态移位寄存器的长度大于2ⁿ，将所述静态移位寄存器的长度转化为2的幂数之和；

统计所述2的幂数个数，将该个数确定为所述移位寄存器的个数。