[发明专利]一种基于RAM的移位寄存器及其存储方法

说明书

本发明提供的一种基于RAM的移位寄存器，包括第一加法器、第二加法器、第一触发器以及双端口RAM，触发器的数据输入端口与第二加法器的输出端口相连，第一触发器的输出端口分别与第一加法器的地址输入端口、第二加法器的地址输入端口以及双端口RAM的写地址逻辑端口相连，第一加法器的输出端口与RAM的读地址逻辑端口相连，双端口RAM的输出端口D0输出数据，第一触发器的CLK端口以及双端口RAM的CLK端口输入时钟信号，第一触发器的使能端口以及双端口RAM的使能端口输入使能信号，第一加法器的地址输入端输入常量或者动态数据。相比于现有技术，本发明可以节约FPGA的逻辑资源。

技术领域

本发明属于寄存器传输级综合技术领域，具体涉及一种基于RAM的移位寄存器及其存储方法。

背景技术

SRL(Shift Register Left，左移移位寄存器)是RTL(Register TransistorLevel，寄存器传输级)设计中常用的电路，SRL的综合和优化实现是面向FPGA(FieldProgrammable Gate Array，现场可编程门阵列)的RTL综合的重要组成部分。当SRL电路设计的规模比较大，或者综合库中没有SRL工艺库单元时，基于RAM(Random Access Memory，随机存储器)的电路优化实现是SRL综合必须解决的问题。以两个主流的国外商用综合软件为例阐述现有技术的SRL方案。

第一种是Xilinx的综合工具(ISE或Vivado)，该综合工具中对于用户的SRL设计只生成基于其SRL工艺库单元的网表。然而，当用户的SRL的规模比较大(传播链长度比较长)时，其生成的网表必然是很多级SRL工艺库单元的级联。相比于基于RAM的电路实现，这样电路结果的性能就会比较差。

第二种是FPGA通用EDA工具，例如Synplify，对于Xilinx FPGA，可以生成基于SRL工艺库单元的网表；对于Lattice FPGA，由于其工艺库中没有SRL工艺库单元，对于用户静态SRL，可以生成基于DRAM(Distributed RAM，分布存储器)的网表。但是存在下述问题：

(1)当库中有SRL工艺库单元时，仅生成SRL工艺库单元网表，而没有对SRL/RAM做权衡，这必然存在上述和Xilinx的综合工具相同的问题；

(2)对于规模较大的用户SRL，应当基于RAM实现。然而Synplify只处理静态SRL，而不能处理动态SRL；对于动态SRL，它只是生成基于FF(触发器)的级联网表；而FF属于FPGA的通用逻辑单元，这就会造成了对通用逻辑单元的“浪费”；

(3)即使对于静态SRL，Synplify也只是能生成基于DRAM的网表，而不能根据用户SRL的本身特点生成基于BRAM(Block RAM，块存储器)的网表。而使用DRAM实际上相当于使用了通用逻辑单元(LUT)，当用户SRL比较大时，这对通用逻辑单元的“浪费”会很严重。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于RAM的移位寄存器及其存储方法。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供的一种基于RAM的移位寄存器包括：第一加法器、第二加法器、第一触发器以及双端口RAM，所述第一加法器以及第二加法器包括地址输入端口、第一输入端口以及输出端口，所述第一触发器包括输入数据端口、CLK端口、使能端口以及输出端口，所述双端口RAM包括写地址逻辑端口、读地址逻辑端口、数据输入端口、使能端口以及CLK端口，所述触发器的数据输入端口与所述第二加法器的输出端口相连，所述第一触发器的输出端口分别与第一加法器的地址输入端口、第二加法器的地址输入端口以及双端口RAM的写地址逻辑端口相连，所述第一加法器的输出端口与所述RAM的读地址逻辑端口相连，所述双端口RAM的输出端口(D0)输出数据，所述第一触发器的CLK端口以及所述双端口RAM的CLK端口输入时钟信号，所述第一触发器的使能端口以及所述双端口RAM的使能端口输入使能信号，所述第一加法器的地址输入端输入常量或者动态数据。