[发明专利]一种碳化硅平面式功率半导体器件及其制作方法

说明书

本发明涉及半导体技术领域，具体公开了一种碳化硅平面式功率半导体器件，其中，包括：衬底和外延层；形成在外延层上表面的闸极氧化层、介电质层和铝金属层；形成在闸极氧化层上表面的闸极多晶硅层；外延层本体内依次形成P‑掺杂区、N+掺杂区和P+掺杂区，N+掺杂区位于P‑掺杂区内，P‑掺杂区均包覆部分P+掺杂区，P+掺杂区包覆部分N+掺杂区，N+掺杂区的上表面的宽度大于其下表面的宽度。本发明还公开了一种碳化硅平面式功率半导体器件的制作方法。本发明提供的碳化硅平面式功率半导体器件提高了器件的雪崩崩溃能力。

技术领域

本发明涉及半导体技术领域，尤其涉及一种碳化硅平面式功率半导体器件及一种碳化硅平面式功率半导体器件的制作方法。

背景技术

对功率金属氧化物半导体（MOSFET）器件而言，如何在应用时降低器件的导通损失（Conductive Loss）及切换损失（Switching Loss）一直是追求的重点，近年来为了解决这个问题，第三代半导体碳化硅（SiC）及氮化镓（GaN）陆续被开发出来，以应付目前产品耐高压、高电流及高速应用的需求。对于半导体产品其耐高压、高电流等特性具体体现在器件的雪崩崩溃能力上。

因此，对于半导体器件，如何能够提升其雪崩崩溃能力成为本领域技术人员亟待解决的技术问题。

发明内容

本发明提供了一种碳化硅平面式功率半导体器件及一种碳化硅平面式功率半导体器件的制作方法，有效的提升器件雪崩崩溃的能力。

作为本发明的第一个方面，提供一种碳化硅平面式功率半导体器件，其中，包括：

衬底和外延层；

形成在所述外延层上表面的闸极氧化层、介电质层和铝金属层，所述闸极氧化层环绕所述介电质层设置，所述介电质层环绕所述铝金属层设置；

形成在所述闸极氧化层上表面的闸极多晶硅层，所述闸极氧化层和所述闸极多晶硅层的宽度相同；

所述介电质层分别包覆所述闸极多晶硅层的上表面以及所述闸极氧化层和所述闸极多晶硅层的内侧面；

所述铝金属层分别包覆所述介电质层的上表面和内侧面；

所述外延层本体内依次形成P-掺杂区、N+掺杂区和P+掺杂区，所述N+掺杂区位于所述P-掺杂区内，所述P-掺杂区包覆部分所述P+掺杂区，所述P+掺杂区包覆部分所述N+掺杂区，所述N+掺杂区的上表面的宽度大于其下表面的宽度；

所述P-掺杂区与位于所述外延层上表面上的部分闸极氧化层接触，所述N+掺杂区与位于所述外延层上表面上的部分闸极氧化层、部分介电质层以及部分铝金属层均接触，所述P+掺杂区与位于所述外延层上表面上的部分铝金属层接触。

进一步地，所述N+掺杂区的横截面的形状为倒梯形。

进一步地，所述P+掺杂区在横截面上的两个边界与所述N+掺杂区的下表面接触。

进一步地，所述外延层的制作材料包括碳化硅，且所述碳化硅的浓度在2.5*10¹⁵cm^-3~8.0*10¹⁵cm^-3之间。

进一步地，所述P-掺杂区的制作材料和所述P+掺杂区的制作材料均包括铝，所述P-掺杂区内的铝的浓度在1.0*10¹²cm^-2~8.0*10¹⁴cm^-2之间，所述P+掺杂区内的铝的浓度在1.0*10¹⁴cm^-2~8.0*10¹⁵cm^-2之间，所述N+掺杂区的制作材料包括磷，所述磷的浓度在1.0*10¹⁴cm^-2~8.0*10¹⁵cm^-2之间。