[发明专利]静态随机访问存储器及电子设备

说明书

本公开涉及一种静态随机访问存储器及电子设备，所述存储器包括至少一个存储电路，所述存储电路包括：第一反相器、第二反相器、第一开关、第二开关、第三开关、第四开关、第五开关、字线、第一位线、第二位线、移位输入线及移位输出线，在所述电路工作在第一模式的情况下，所述电路用于利用所述第一位线和/或所述第二位线存取数据；或在所述电路工作在第二模式的情况下，所述电路用于对所述移位输入线输入的数据进行移位，并通过所述移位输出线输出移位后的数据。本公开实施例通过在存储器内部实现移位输入及输出，能够完成高并发度的数据存取和更新，并且具有高集成度、低功耗的特点。

技术领域

本公开涉及存储技术领域，尤其涉及一种静态随机访问存储器及电子设备。

背景技术

SRAM的访问一直是限制计算机性能的瓶颈之一，阻碍了例如新兴神经网络等数据密集型应用的发展。相关技术的SRAM采用的逐行读取-更新-写回方式，在数据的大量、频繁的搬移上浪费了极高的延时和功耗。相关技术SRAM的逐行操作需要反复的读取和写回，带来了频繁的位线充放电，即利用字线驱动器驱动对应行，两条位线预充电压驱动对应列，用感测放大器(Sense Amplifiers，SA)来感知电压差，完成读取；利用数字算数逻辑单元计算得到更新的结果；两条位线根据写入比特不同分别预充为电源电压和零电压(即地线)来驱动对应列，再利用字线驱动器驱动写入对应行，完成更新操作。可见，相关技术受限于位线充放电和感测放大器的影响，利用位线充放电进行的读取和写入在每个时钟周期仅可以进行一次，难以处理高并发的更新请求，相关技术若要提高并行度只能通过增加阵列电路的方法来实现，为此外围电路会带来较为严重的代价。

发明内容

有鉴于此，本公开提出了一种静态随机访问存储器，所述存储器包括至少一个存储电路，所述存储电路包括：第一反相器、第二反相器、第一开关、第二开关、第三开关、第四开关、第五开关、字线、第一位线、第二位线、移位输入线及移位输出线，其中，

所述第一开关用于控制所述移位输入线与所述第一反相器的输入端的连接关系，

所述第二开关用于控制所述第一反相器的输出端与所述第二反相器的输入端的连接关系，所述第三开关用于控制所述第一反相器的输入端和所述第二反相器的输出端的连接关系；

所述第四开关和所述第五开关用于根据所述字线的输入分别控制所述第一位线与所述第一反相器的输入端的连接关系、所述第二位线与所述第二反相器的输入端的连接关系，

其中，在所述电路工作在第一模式的情况下，所述电路用于利用所述第一位线和/或所述第二位线存取数据；或

在所述电路工作在第二模式的情况下，所述电路用于对所述移位输入线输入的数据进行移位，并通过所述移位输出线输出移位后的数据。

在一种可能的实施方式中，在所述第一开关断开、所述第四开关及所述第五开关均导通的情况下，所述电路工作在所述第一模式。

在一种可能的实施方式中，在所述第二开关、所述第三开关均导通的情况下，所述电路用于存储数据。

在一种可能的实施方式中，在所述第二开关和所述第三开关均断开的情况下，所述电路用于根据所述第一位线和/或所述第二位线的状态写入数据。

在一种可能的实施方式中，所述存储器还包括：

控制模块，连接于所述第一开关、所述第二开关、所述第三开关、所述第一位线、所述第二位线及所述字线，用于控制所述第一开关、所述第二开关、所述第三开关的导通状态、及所述第一位线、所述第二位线及所述字线的状态，以使得所述电路工作在所述第一模式或所述第二模式。

在一种可能的实施方式中，所述控制模块用于通过如下操作使得所述电路工作在所述第一模式并写入数据：

在第一写入时间段，控制所述第一开关为断开状态，根据待写入的数据配置所述第一位线、所述第二位线为高电平状态或低电平状态；