[发明专利]一种基于码率自适应的高效化LDPC编码器电路

权利要求书

1.一种基于码率自适应的高效化LDPC编码器电路，其特征在于，包括：控制单元、存储单元、选择单元、高效核心单元以及累加寄存器单元，其中：

所述控制单元用于将存储单元中的数据发送高效核心单元中, 所述控制单元包括地址计数器、32进制计数器、4字节比较器、第一寄存器和第一与门，其中所述32进制计数器的输出端分别连接第一寄存器和地址计数器，所述地址计数器的输出端连接4字节比较器的输入端，所述4字节比较器的另一个输入端链接所述存储单元，用于获取存储单元中的输入矩阵和校验数据，输出端连接与门的一个输入端，所述寄存器的输出端连接第一与门的另一个输入端，所述与门的输出端连接选择单元；

所述存储单元用于存储输入矩阵和校验数据；

所述选择单元用于选择通过控制单元的控制选择存储单元中的数据发送给高效核心单元；

所述累加寄存器单元用于将高效核心单元每次的计算结果进行累加。

2.根据权利要求1所述的基于码率自适应的高效化LDPC编码器电路，其特征在于，所述选择单元包括多个数量相同的多路选择器和右移寄存器，其中，多个所述多路选择器使能端依次级联，每一级多路选择器输出端连接一个右移寄存器的输入端，每一级多路选择器的一个输入端均连接至存储单元，另一输入端链接上一级右移寄存器的输出端，其第一级多路选择器的一个使能端连接所述第一与门的输出端，所述右移寄存器的输出端连接至所述高效核心单元。

3.根据权利要求2所述的基于码率自适应的高效化LDPC编码器电路，其特征在于，所述存储单元为由多层长度相同的数据存储位组成的矩阵，其中第一层存储输入矩阵的首行数据，其余层存储所述校验数据，矩阵的每一列作为输出分别链接至多个所述多路选择器的另一个输入端。

4.根据权利要求3所述的基于码率自适应的高效化LDPC编码器电路，其特征在于，所述数据存储为的长度与所述多路选择器以及右移寄存器的个数相同。

5.根据权利要求4所述的基于码率自适应的高效化LDPC编码器电路，其特征在于，所述高效核心单元包括多层并行计算电路，其中每层并行计算电路同时对多层的输入的数据流进行时钟周期计算，通过最后一层并行计算电路向所述累加寄存器进行累加计算。

6.根据权利要求5所述的基于码率自适应的高效化LDPC编码器电路，其特征在于，所述多层并行计算电路的第一层并行计算电路包括多个与门，其中每个与门的一个输入端分别连接所述右移寄存器的输出端，另一个输入端连接第一层输入数据流，输出端作为当前层并行计算电路的输出。

7.根据权利要求6所述的基于码率自适应的高效化LDPC编码器电路，其特征在于，所述多层并行计算电路中的其余多层并行计算电路的结构相同，包括多个数量相同的与门和异或门，其中每个与门的一个输入端分别连接对应层的输入数据流，另一个输入端连接选择单元中的下一级右移寄存器的输出端；每个异或门的一个输入端连接上一层并行计算电路输出端，另一个输入端连接当前层与门的输出端，输出端连接下一层并行计算电路，最后一层并行计算电路中异或门的输出作为所述高效核心单元的输出端。

8.根据权利要求7所述的基于码率自适应的高效化LDPC编码器电路，其特征在于，所述多层并行计算电路中每一层的与门和异或门数量与所述右移寄存器的数量相同。

9.根据权利要求8所述的基于码率自适应的高效化LDPC编码器电路，其特征在于，所述累加寄存器单元包括多个数量相同的异或门和右移寄存器，其中每个异或门的一个输入端均连接至所述高效核心单元的输出端，另一个输入端与右移寄存器的输出端短接，输出端连接右移寄存器的一个输入端，所述右移寄存器的输出端为所述基于码率自适应的高效化LDPC编码器电路的输出。