[发明专利]能够朝向布局边缘形成寄生电容的半导体电容阵列布局

说明书

一种能够朝向布局边缘形成寄生电容的半导体电容阵列布局，以减少外围的电容单元与内部的电容单元之间的电容差异。该半导体电容阵列布局包含一第一导电结构与一第二导电结构。第一导电结构包含：多个纵向第一导电条位于一第一集成电路层；多个横向第一导电条位于一第二集成电路层，并与该些纵向第一导电条形成多个井形结构。该些井形结构包含在电性上相连的外侧井与内侧井。该第二导电结构包含多个第二导体位于该第一集成电路层且位于该些井形结构。该些第二导体包含在电性上不相连的外侧导体与内侧导体，其分别位于该些外侧井与该些内侧井。该些内侧导体中最靠近该外侧井者，与该些外侧井形成寄生电容。

技术领域

本发明是关于半导体电容阵列布局，尤其是关于能够朝向布局边缘形成寄生电容的半导体电容阵列布局。

背景技术

一般的半导体集成电路通常为多层结构，一传统的半导体电容阵列通常位于该多层结构的一单一金属层中，该半导体电容阵列通常包含平行的多排电容单元包括相邻的一第一排电容单元与一第二排电容单元。为了避免该第一排电容单元的上极板(下极板)与该第二排电容单元的下极板(上极板)的走线共同地形成寄生电容而使得电容值不精准(其中该第一排电容单元的上极板(下极板)与该走线平行，故它们相对应的面积较大)，该第一排电容单元与该第二排电容单元之间的间距要拉大，但这会浪费电路面积。

另外，某些半导体电容阵列的电容单元的设计如图1a所示，其中上极板110为一U形结构(包含纵向结构与横向结构)，下极板120为一条形结构。相较于一般成熟工艺，在某些先进工艺(例如：鳍式场效电晶体(FinFET)工艺)中，该U形结构的横向部分的宽度“W”与纵向部分的长度“L”的比例(W/L)会较大，以符合该先进工艺的规范，如图1b所示。由于一半导体电容阵列通常包含大量的电容单元，若该些电容单元的U形结构的比例(W/L)均放大，整体而言该半导体电容阵列会耗用大量的电路面积。请注意，图1a至图1b是用来示出该U形结构的比例变化，而非该U形结构的实际大小。

再者，如图2所示，一般的半导体电容阵列布局200包含有效电容单元(图2中带有标示“C”的电容单元)与仿制电容单元(图2中带有标示“D”的电容单元)。位于布局200的周围的仿制电容单元短路在一起，以避免产生不必要的电容值。位于布局200内的有效电容单元中，邻接仿制电容单元的有效电容单元不会与仿制电容形成寄生电容，仅会与其它有效电容单元形成寄生电容(如图2的虚线所示)，这使得邻接仿制电容单元的一有效电容单元的整体电容值与未邻接仿制电容单元的一有效电容单元的整体电容值之间存在差异，此差异会对某些应用(例如：电容性数字至模拟转换器(CDAC))造成不利影响(例如：电容值比例的偏差会导致CDAC的线性度下降)。

发明内容

本披露的目的之一在于提供一种能够朝向布局边缘形成寄生电容的半导体电容阵列布局，以避免先前技术的问题。

本披露的半导体电容阵列布局的一实施例包含一第一导电结构与一第二导电结构。该第一导电结构包含M个纵向第一导电条与N个横向第一导电条，其中该M为大于二的整数，该N为大于一的整数。该M个纵向第一导电条位于一第一集成电路层；N个横向第一导电条位于一第二集成电路层；该N个横向第一导电条经由多个第一通孔耦接该M个纵向第一导电条，且与该M个纵向第一导电条共同地形成[(M-1)×(N-1)]个井形结构。该[(M-1)×(N-1)]个井形结构包含(N-1)个外侧井与{[(M-2)×(N-1)]}个内侧井，该(N-1)个外侧井与该{[(M-2)×(N-1)]}个内侧井在电性上相连。