[发明专利]制造半导体器件的方法和半导体器件

说明书

在制造半导体器件的方法中，在设置在衬底上方的硬掩模层上方形成牺牲图案，在牺牲图案的侧壁上形成侧壁图案，去除牺牲图案，从而留下侧壁图案作为第一硬掩模图案，通过使用第一硬掩模图案作为蚀刻掩模来图案化硬掩模层，从而形成第二硬掩模图案，并且通过使用第二硬掩模图案作为蚀刻掩模来图案化衬底，从而形成鳍结构。每个第一牺牲图案具有锥形形状，该锥形形状的顶部小于底部。本申请的实施例还涉及半导体器件。

技术领域

本申请的实施例涉及制造半导体器件的方法和半导体器件。

背景技术

随着半导体工业为了追求更高的器件密度、更高的性能、更低的功耗和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战引起了诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。在Fin FET器件中，可以利用额外的侧壁并抑制短沟道效应。

发明内容

本申请的一些实施例提供了一种制造半导体器件的方法，包括：在设置在衬底上方的硬掩模层上方形成牺牲图案；在所述牺牲图案的侧壁上形成侧壁图案；去除所述牺牲图案，从而留下所述侧壁图案作为第一硬掩模图案；通过使用所述第一硬掩模图案作为蚀刻掩模来图案化所述硬掩模层，从而形成所述第二硬掩模图案；以及通过使用所述第二硬掩模图案作为蚀刻掩模来图案化所述衬底，从而形成鳍结构，其中，每个所述第一牺牲图案具有锥形形状，所述锥形形状的顶部小于底部。

本申请的另一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成第一硬掩模层；在所述硬掩模层上方形成牺牲层；在所述牺牲层上方形成第二硬掩模层；通过图案化所述第二硬掩模层来形成第一硬掩模图案；通过使用所述第一硬掩模图案作为蚀刻掩模图案化所述牺牲层来形成牺牲图案，每个所述牺牲图案具有锥形形状；在所述牺牲图案的侧壁上形成侧壁图案；去除所述牺牲图案，从而将所述侧壁图案保留为第二硬掩模图案；去除所述第二硬掩模图案的一部分；在去除所述第二硬掩模图案的一部分之后，通过使用所述第二硬掩模图案的剩余部分作为蚀刻掩模来图案化所述硬掩模层，从而形成第三硬掩模图案；以及通过使用所述第三硬掩模图案作为蚀刻掩模来图案化所述衬底，从而形成鳍结构。

本申请的又一些实施例提供了一种半导体器件，包括：第一鳍式场效应晶体管，包括第一对鳍结构和第一栅电极；第二鳍式场效应晶体管，包括第二对鳍结构和第二栅电极，其中，所述第一对鳍结构的宽度与所述第二对鳍结构的宽度的差为0.01-0.1nm。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17和图18示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段的截面图。

图19、图20、图21、图22和图23示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段的截面图。

图24A、图24B、图24C、图24D和图24E示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段的截面图。

图25示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段之一的截面图。

图26示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段之一的截面图。

图27A和图27B示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段之一的截面图。

图28、图29和图30示出了根据本发明实施例的用于半导体器件的顺序制造操作的各个阶段之一的截面图。

具体实施方式