[发明专利]FinFET氧化栅制备方法和氧化栅结构

说明书

本发明公开了一种FinFET氧化栅制备方法，其特征在于，包括:按现有制程形成FinFET氧化栅形貌，IO区域氧化栅预清洁；形成第一厚度a的第一氧化层；形成第二厚度b的第二氧化层；形成第三厚度c的氮化层；形成第五厚度e的第三氧化层同时消耗部分所述氮化层使其厚度变为第四厚度d；预填充假栅极非晶硅。本发明在FinFET栅极介电层制作流程中引入氮化硅层，以减少传统栅氧制作过程中对鳍基底硅的消耗，保证了鳍线宽稳定的同时等效介电常数也有所增加，另外沉积氮化硅的方法为原子层沉积，保证了较好的阶梯覆盖性。形成的多层均匀的栅极介电层，可以提高FinFET IO区域器件电性稳定性和器件可靠性。

技术领域

本发明涉及集成电路领域，特别是涉及一种FinFET氧化栅制备方法。本发明还涉及一种FinFET氧化栅结构。

背景技术

FinFET全称Fin Field-Effect Transistor，即叫鳍式场效应晶体管，是一种新的互补式金氧半导体晶体管。FinFET命名根据晶体管的形状与鱼鳍的相似性。FinFET源自于传统标准的晶体管—场效应晶体管(Field-Effect Transistor，FET)，在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。FinFET技术有增加晶体管密度和电气性能增加的优点，FinFET已经成为流行和成熟的先进CMOS技术。

N7 FinFET工艺流程中，Fin CD为7nm,IO区域gate-ox(thicker gate ox)如要用传统的ISSG OX；生长约35A厚度的oxide则需要shrink Fin CD为3.5nm,通用的N7 FinFETIO gate-ox制备方法是ISSG 15A+ALD OX20A(原子层沉积)+DPN(掺氮制程)。

DPN通常采用的AMAT最新的DPN3机型，对于Planar MOS,有比较好的掺氮均匀性，到FinFET制程上，由于gate-ox围绕在Fin上，此时DPN Process掺氮均匀性变得非常差，会发生过厚或薄低情况Fin top N dose high、Fin sidewall N dose low，参考图1所示，顶部过厚侧壁过薄，IO区域器件电性稳定性和器件可靠性变的非常具有挑战性。同时后续core区做IO gate-ox remove时也会压缩DGO-RM Certas制程窗口。

发明内容

在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明要解决的技术问题是提供一种能提高FinFET氧化栅掺氮均匀度的FinFET氧化栅制备方法。

本发明还提供了一种由所述FinFET氧化栅制备方法制作的FinFET氧化栅结构。

为解决上述技术问题，本发明提供的FinFET氧化栅制备方法，包括以下步骤:

S1,按现有制程形成FinFET氧化栅形貌，IO区域氧化栅预清洁；

S2，形成第一厚度a的第一氧化层；

S3，形成第二厚度b的第二氧化层；

S4，形成第三厚度c的氮化层；

S5，形成第五厚度e的第三氧化层同时消耗部分所述氮化层使其厚度变为第四厚度d；

S6，预填充假栅极非晶硅。

可选择的，进一步所述的FinFET氧化栅制备方法，c＝(d+e)；示例性的，a＝b＝c＝(d+e)。

可选择的，进一步所述的FinFET氧化栅制备方法，所述第一氧化层是ISSG氧化层。