[发明专利]一种基于FPGA的混合架构时间数字转换方法

权利要求书

1.一种基于FPGA的混合架构时间数字转换方法，其特征在于，包括如下步骤：

步骤一、将FPGA的板载时钟利用锁相环PLL或混合模式时钟管理器MMCM进行倍频，生成同频等相差相移后的时钟信号；

步骤二、分别利用生成时钟信号的上升沿与下降沿作为触发信号，驱动相同位宽的计数器；

步骤二的实现方法为：

利用锁相环PLL或混合模式时钟管理器MMCM生成的同频等相差相移后的时钟信号的上升沿和下降沿分别作为单独的时钟信号，从Clock1到ClockN的每个时钟都会分别驱动一个相同的计数器，若各个计数器最终的计数值分别为m₁、m₂、m₃……m_N，则相控时钟计时结果处理模块输出的相控时钟架构计时结果T₃如式1所示，其中N为计数器的个数，f为各驱动时钟的频率；其等效于单个计数器在频率为Nf的驱动时钟下进行计数；在这种计时架构中，计时分辨率τ如公式2所示，计时误差为τ；

将小于τ的部分分别定义为△T1与△T2，△T1为Start信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号，△T2为Stop信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号,△T1与△T2相互独立；

步骤三、将Start信号与Stop信号输入到输入信号处理模块，输出闸门信号Time_En给细时间间隔提取模块；

步骤四、将细时间间隔提取模块的输出依次经过延时链计时模块与温度计码转二进制码模块；

步骤四的实现方法为：

将输入信号处理模块的输出信号Time_En输入到细时间间隔提取模块中；其中细时间间隔提取模块的输入信号包含Time_En信号、利用PLL或MMCM生成的同频等相差相移后的时钟信号的上升沿和下降沿分别作为单独的时钟信号CLK1、CLK2、CLK3…CLKN；细时间间隔提取模块可以根据实际中时钟信号的数量对电路进行复制扩展；细时间间隔提取模块的输出信号△T1与△T2是脉宽分别等于T1时间间隔与T2时间间隔的脉冲信号；

随后将细时间间隔提取模块的输出依次经过延时链计时模块与温度计码转二进制码模块即可得到延时链架构的计时结果；其中延时链计时模块的输入信号△T1和△T2为细时间间隔提取电路的输出信号△T1或△T2，输出信号Q为延时链获得的温度码数据；延时链由FPGA中的进位链依次相连构成，一共由M个进位链构成，每个进位链都有近似相同的延时τ′；为了在锁存器REG对进位链的输出进行锁存时，满足建立保持时间，在电路结构中加入了缓冲器Buffer，其延时为μ；其中延时链的长度需满足式3所示的关系，即延时链总的延时时间需要大于相控时钟架构的分辨率τ与缓冲器延时μ的和；

M×τ'＞τ+μ (3)

当△T1或△T2输入延时链后，延时链中的某几位进位链拉高，则对应位的进位链产生进位信号C拉高，进位链的输出信号S拉低；当第一个进位链与最后一个进位链同时为低电平时，即△T1或△T2的高电平部分在进位链中传输时，将第一个进位链和最后一个进位链输入信号进行逻辑或非将得到一个高电平信号a，再将信号a通过缓冲器(Buffer)延时得到信号b；利用信号b的上升沿触发锁存器对延时链的输出进行锁存，即可得到温度计码；

最后温度计码转二进制码模块，计算出温度计码中低电平的个数n即可得到延时链的计时结果T1或T2，其计时结果为：

T1＝n×τ'或T2＝n×τ' (4)

步骤五、将延时链架构的计时结果与相控时钟架构的计时结果一起输入到数据处理模块中处理便可得到最终计时结果。

2.如权利要求1所述，一种基于FPGA的混合架构时间数字转换方法，其特征在于，

步骤五的实现方法为：

将相控时钟架构的计时结果T3与延时链架构的计时结果T1和T2一同交由数据处理模块，利用式(5)所示关系即可得到计时结果△T；

ΔT＝T3+T1-T2 (5)。