[发明专利]一种基于FPGA的混合架构时间数字转换方法

说明书

本发明公开的一种基于FPGA的混合架构时间数字转换方法，属于高精度时间测量领域。本发明利用FPGA作为实现器件，通过细时间间隔提取电路，有效地将基于相控时钟架构和基于TDL架构的时间数字转换器结合起来。在保留TDL架构高分辨率的特点的同时利用相控时钟架构可以将延迟线的长度压缩多倍的能力，降低基于TDL架构TDC的积分非线性度；还同时保留相控时钟架构大动态范围的特点。以达到兼顾高分辨、大动态范围同时线性度优异的时间数字转换的目的。本发明可用于激光雷达测距领域。

技术领域

本发明属于高精度时间测量领域，尤其涉及一种基于现场可编程门阵列(FPGA)的混合架构时间数字转换方法。

背景技术

时间数字转换器(Time-to-Digital Converter,TDC)是一种高精度的时间间隔测量技术，可广泛应用于航空航天、地质测绘、导航通讯、电力传输、量子物理研究等诸多领域。特别是近些年随着基于飞行时间法(Time of Flight,TOF)的三维激光雷达系统以及测距模块进入人们的日常生活，时间数字转换器也得到了空前的发展。

目前的各种TDC设计架构中，抽头延迟线(Tapped Delay Line,TDL)架构是迄今为止研究最多，应用最广泛的TDC架构。这主要是因为基于TDL架构的TDC可以达到一个更高的分辨率，而且易于实施。在FPGA平台中，最常用于构建延迟线的延迟单元是进位链原语，这是因为在FPGA中进位链具有最小内部传播延迟的专用路径。但是由于工艺、电压和温度的影响，基于TDL架构的TDC线性度并不理想。特别是在构建较长的延迟线时，会进一步导致TDC的积分非线性度恶化。另一种使用较为广泛的TDC架构是相控时钟架构，这种架构不仅可以降低硬件利用率，而且具有出色的线性度，同时拥有可以媲美粗计数器的动态范围，但是与TDL架构的TDC相比，其最大的缺点就是分辨率并不高。因此，如何设计出一种兼顾高分辨率、大动态范围同时线性度非常优异的TDC成为当前研究的主要方向。

发明内容

本发明公开的一种基于FPGA的混合架构时间数字转换方法，目的在于提供一种利用FPGA作为实现器件，有效地将基于相控时钟架构和基于TDL架构的时间数字转换器结合起来。在保留TDL架构高分辨率的特点的同时利用相控时钟架构可以将延迟线的长度压缩多倍的能力，降低基于TDL架构TDC的积分非线性度；还可以保留相控时钟架构大动态范围的特点。以达到兼顾高分辨、大动态范围同时线性度优异的时间数字转换的目的。本发明可用于激光雷达测距领域。

本发明公开的一种基于FPGA的混合架构时间数字转换方法，包含以下步骤：

步骤一、将FPGA的板载时钟利用锁相环(PLL)或混合模式时钟管理器(MMCM)进行倍频，生成的同频等相差相移后的时钟信号。

步骤二、分别利用生成时钟信号的上升沿与下降沿作为触发信号，驱动相同位宽的计数器。

利用PLL或MMCM生成的同频等相差相移后的时钟信号的上升沿和下降沿分别作为单独的时钟信号，从Clock1到ClockN的每个时钟都会分别驱动一个相同的计数器，若各个计数器最终的计数值分别为m₁、m₂、m₃……m_N，则相控时钟计时结果处理模块输出的相控时钟架构计时结果T₃如式1所示，其中N为计数器的个数，f为各驱动时钟的频率。其等效于单个计数器在频率为Nf的驱动时钟下进行计数。在这种计时架构中，计时分辨率τ如公式2所示，计时误差为τ。

将小于τ的部分分别定义为△T1与△T2，△T1为Start信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号，△T2为Stop信号的上升沿到与之最相近的时钟上升沿之间的时间间隔信号,△T1与△T2相互独立。

步骤三、将Start信号与Stop信号输入到输入信号处理模块，输出闸门信号Time_En给细时间间隔提取模块。