[发明专利]加速装置、数据处理系统以及加速装置的操作方法

权利要求书

1.一种加速装置，包括：

加速器，与人工神经网络的处理元件阵列通信，并且通过使用基于批次大小和序列大小中的至少一个选择的计算方法并通过根据所选择的计算方法控制第一输入数据和第二输入数据到所述处理元件阵列的输入路径来执行计算，所述批次大小对应于所述处理元件阵列同时能够处理的数据的大小，所述序列大小对应于被顺序输入到所述处理元件阵列的数据的长度，其中所述计算方法包括第一计算方法和第二计算方法，并且根据所述第一计算方法基于所述批次大小将所述第一输入数据和所述第二输入数据输入到所述处理元件阵列中，并且根据所述第二计算方法基于所述序列大小将所述第一输入数据输入到所述处理元件阵列中。

2.根据权利要求1所述的加速装置，其中所述加速器包括：

所述处理元件阵列，包括多个处理元件，并且输出第一计算结果值、第二计算结果值和第三计算结果值，所述第一计算结果值是对所述第一输入数据和与所述第一输入数据的权重值相对应的第三输入数据进行计算的结果，并且所述第二计算结果值是对所述第二输入数据和与所述第二输入数据的权重值相对应的第四输入数据进行计算的结果；

IO缓冲块，将所述第一输入数据和所述第二输入数据沿第一方向提供到所述处理元件阵列；

权重缓冲块，将所述第三输入数据和所述第四输入数据沿第二方向提供到所述处理元件阵列；以及

处理元件控制器，基于所述批次大小与批次参考值之间的比较、所述序列大小与序列参考值之间的比较或这些比较的组合中的至少一个，在所述第一计算方法与所述第二计算方法之间选择一个作为所述计算方法，并且选择将所述第一输入数据和所述第二输入数据输入到所述处理元件阵列的方法。

3.根据权利要求2所述的加速装置，

其中，在确定所述计算方法是所述第一计算方法时，所述处理元件控制器控制与所述批次大小相对应的所述第一输入数据或所述第二输入数据沿所述第一方向输入到所述处理元件阵列，并且

其中，在确定所述计算方法是所述第二计算方法时，所述处理元件控制器控制与所述序列大小相对应的所述第一输入数据沿所述第一方向输入到所述处理元件阵列。

4.根据权利要求2所述的加速装置，其中所述加速器进一步包括门缓冲块，对从所述处理元件阵列提供的所述第一计算结果值、所述第二计算结果值和所述第三计算结果值执行加法处理，并且存储相关的数据。

5.根据权利要求4所述的加速装置，其中所述门缓冲块包括：

多工器，选择包括所述第一计算结果值、所述第二计算结果值和所述第三计算结果值的数据输入；

门控制器，控制所述数据输入；

门缓冲器，存储从所述处理元件阵列提供的所述第一计算结果值、所述第二计算结果值或第三计算结果值以及对所述第一计算结果值、所述第二计算结果值和所述第三计算结果值进行加法处理的结果中的至少一个；

加法器，对所述第一计算结果值、所述第二计算结果值和所述第三计算结果值执行加法处理；以及

门缓冲控制器，控制所述门缓冲块的全部操作。

6.根据权利要求5所述的加速装置，其中所述多工器包括：

第一多工器，将从所述处理元件阵列提供的所述第一计算结果值、所述第二计算结果值和所述第三计算结果值之中的至少一个或多个选择性地输入到所述加法器；以及

第二多工器，将零或从所述门缓冲器反馈回的数据选择性地输入到所述加法器。

7.根据权利要求5所述的加速装置，其中所述门缓冲块包括至少一个组，每个组包括所述多工器、所述门控制器、所述加法器和所述门缓冲器，并且其中所述至少一个组的数量与所述处理元件阵列内沿所述第二方向的所述处理元件的数量相对应。

8.根据权利要求5所述的加速装置，其中所述门缓冲控制器根据相应序列将通过所述多工器提供的所述第一计算结果值和所述第二计算结果值分开存储在所述门缓冲器中。