[发明专利]半导体装置

说明书

本发明实施例提供半导体装置及其形成方法。根据本发明实施例，半导体装置包含铁电结构，其包含通道区、源极/漏极区、设置于铁电结构的通道区上方的栅极介电层、设置于栅极介电层上方的栅极电极、以及设置于铁电结构的源极/漏极区上的源极/漏极接触件。铁电结构包含氮化镓、氮化铟或氮化铟镓。铁电结构掺杂有掺质。

技术领域

本发明实施例涉及半导体技术，且特别涉及一种铁电通道场效晶体管。

背景技术

半导体集成电路(integrated circuit，IC)经历了指数型成长。在集成电路(IC)材料和设计的科技进步已经产出许多代的集成电路(IC)，且每一代的集成电路(IC)具有比上一代更小且更复杂的电路。在集成电路(IC)的演变过程中，随着几何尺寸(如可使用制造制程创造的最小的组件(component)(或线))的减少，功能密度(例如每个芯片面积上的内连线装置数目)已普遍性地增加。这样的微缩化制程普遍地通过生产效率与降低相关成本来提供益处。这种微缩化也增加了处理与制造集成电路(IC)的复杂性，并且，为了实现这些进步，需要在集成电路(IC)的处理与制造进行类似的发展。

多年来出现了几种新颖的非易失性存储器(Non-Volatile Memory，NVM)。其中之一是铁电场效应晶体管(ferroelectric field effect transistor，FEFET)。在一些示例中，FEFET包含铁电层和设置在通道上方的栅极介电层。随着装置的微缩化，铁电层的导入(introduction)可能对微缩化的FEFET带来额外的挑战。例如，当一些传统的铁电材料处于几种可能的晶相中的特定晶相中时，它们可能表现出铁电性。这使其具有挑战性，因为它需要控制铁电材料形成时的晶相。另外，铁电层中其他相的存在可能导致唤醒效应(wake-upeffect)和铁电疲劳(ferroelectricity fatigue)。再例如，当这些传统的铁电材料形成足够的厚度时，它们可能引起足够的极化。铁电层的厚度可能会阻碍微缩化半导体装置的能力。因此，尽管FEFET大致上足以满足其预期目的，但它们并非在各个方面都令人满意。

发明内容

本发明实施例提供了一种半导体装置，包括：铁电(ferroelectric)结构，包括通道区与源极/漏极区；栅极介电层，设置于铁电结构的通道区上方；栅极电极，设置于栅极介电层上；以及源极/漏极接触件，设置于铁电结构的源极/漏极区上，其中铁电结构包括氮化镓、氮化铟或氮化铟镓，其中铁电结构掺杂有掺质。

本发明实施例提供了一种半导体装置，包括：铁电半导体鳍片结构，包括第一侧壁与相对的一第二侧壁；第一栅极介电层，在第一侧壁上；第一侧壁电极，沿着第一栅极介电层的侧壁；第二栅极介电层，在第二侧壁上；以及第二侧壁电极，沿着第二栅极介电层的侧壁，其中铁电半导体鳍片结构包括III-V族半导体材料与掺质。

本发明实施例提供了一种半导体装置的形成方法，包括：形成半导体层于基板上，半导体层包括通道区与源极/漏极区；沉积遮罩层于半导体层上方；图案化遮罩层以于遮罩层中形成栅极沟槽，以暴露半导体层的通道区；以掺质布植半导体层的通道区；在布植的步骤之后，将半导体层退火；形成栅极结构于栅极沟槽中；移除遮罩层；以及形成源极/漏极接触件于源极/漏极区上方。

附图说明

以下将配合所附图式详述本公开的各面向。应强调的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。

图1-图4是根据本发明实施例的各种面向，绘示出示例半导体装置的示意性剖面图。

图5A与图5B是根据本发明实施例的各种面向，绘示出另一示例半导体装置的示意性剖面图。

图6是根据本发明实施例的各种面向，绘示出另一半导体装置的示意性剖面图。

图7是根据本发明实施例的各种面向，绘示出再另一半导体装置的示意性剖面图。