[发明专利]晶体管及其制造方法

说明书

提供了晶体管、集成半导体器件及制造方法。该晶体管包括图案化的栅电极、位于图案化的栅电极上方的介电层和图案化的第一氧化物半导体层，该图案化的第一氧化物半导体层包括沟道区和位于沟道区的侧上的源极/漏极区。源极/漏极区的厚度大于沟道区的厚度。该晶体管还包括置于图案化的第一氧化物半导体层上并连接到图案化的第一氧化物半导体层的源极/漏极区的接触件。

技术领域

本申请的实施例涉及晶体管及其制造方法。

背景技术

在半导体工业中，一直希望增加集成电路的面密度。为此，个体晶体管变得越来越小。然而，可将个体晶体管制作得更小的速度一直在减慢。将外围晶体管从制造的前段制程(FEOL)移至制造的后段制程(BEOL)可能较为有利，因为可以在BEOL处添加功能，而在FEOL中可以制成可用的芯片面积。由氧化物半导体制成的薄膜晶体管(TFT)是BEOL集成的一个有吸引力的选择，因为TFT可以在低温下进行处理，因此不会损坏先前制造的器件。

发明内容

本申请的一些实施例提供了一种晶体管，包括：图案化的栅电极；介电层，位于所述图案化的栅电极上方；图案化的第一氧化物半导体层，包括沟道区；以及图案化的第二氧化物半导体层，包括位于所述沟道区的任意一侧上的源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。

本申请的另一些实施例提供了一种晶体管，包括：图案化的第一氧化物半导体层，包括沟道区；介电层，位于所述图案化的第一氧化物半导体层上方；图案化的栅电极，位于所述介电层上方；以及图案化的第二氧化物半导体层，包括位于所述沟道区的任意一侧上的源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。

本申请的又一些实施例提供了一种制造晶体管的方法，包括：在互连层级介电层上方沉积第一氧化物半导体层；在所述第一氧化物半导体层中形成沟道区；在所述沟道区的任意一侧上形成源极/漏极区，其中，所述源极/漏极区的厚度大于所述沟道区的厚度。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A是根据本发明实施例的在互补金属氧化物半导体(CMOS)晶体管、嵌入在介电材料层中的金属互连结构以及连接通孔层级介电材料层的形成之后的示例性结构的垂直截面图。

图1B是根据本发明实施例的在形成薄膜晶体管阵列期间的第一示例性结构的垂直截面图。

图1C是根据本发明实施例的在形成高层级金属互连结构之后的第一示例性结构的垂直截面图。

图2是示出根据本发明实施例的制造晶体管的方法中，在互连层级介电(ILD)层上方沉积连续金属栅极层的步骤的垂直截面图。

图3A是示出根据本发明实施例的制造晶体管的方法中，对连续金属栅极层图案化以形成栅电极的步骤的垂直截面图。

图3B是示出根据本发明实施例的制造晶体管的可选方法中，沉积和图案化光刻胶层的步骤的垂直截面图。

图3C是示出根据本发明实施例的制造晶体管的可选方法中，使用图案化光刻胶层作为掩模来蚀刻ILD层的步骤的垂直截面图。

图4是示出根据本发明实施例的制造晶体管的方法中，在蚀刻的ILD层中形成金属电极的步骤的垂直截面图。

图5是示出根据本发明实施例的制造晶体管的方法中沉积连续高k介电层和连续氧化物半导体层的步骤的垂直截面图。

图6是示出根据本发明实施例的制造晶体管的方法中在连续高k介电层和连续氧化物半导体层上方沉积和图案化光刻胶层的步骤的垂直截面图。