[发明专利]一种基于抗辐射SOI工艺的GGNMOS ESD保护器件结构

说明书

本发明公开一种基于抗辐射SOI工艺的GGNMOSESD保护器件结构，属于半导体集成电路领域。本发明将N型源漏注入层次缩至有源区TO层里面，工艺上通过光刻来实现，这样的设计可以有效解决抗辐射加固注入工艺导致的保护器件击穿电压不稳定，抗ESD能力降低的问题；经TLP测试评价，加固工艺原始结构在0.5A以下，新型结构在2.5A以上。

技术领域

本发明涉及半导体集成电路技术领域，特别涉及一种基于抗辐射SOI工艺的GGNMOS ESD保护器件结构。

背景技术

ESD保护技术一直是微电子领域的研究重点。据统计，由ESD造成的失效在集成电路失效中占比达37％以上，而且这一比例随着器件特征尺寸的缩小正在进一步上升。

SOI技术所提供的高速、低漏电、良好的亚阈值特性、闩锁免疫及其低软错误发生率等特征使其已经成为得到广泛应用的最具竞争力的技术之一。由于SOI器件底部被厚厚的埋层氧化层隔离，器件四周也被SiO2进行了全介质隔离，SOI器件与电路一方面对ESD应力非常敏感；另一方面，相比体硅器件而言，将SOI MOS器件应用于ESD设计的难度也更大了，因为SOI MOS器件存在的体区使NMOS器件的触发机制更复杂，由于结构所限，体硅技术中许多可以用于ESD保护的结构，如厚场氧器件、纵向PN结等都无法在SOI电路中使用。因此，SOI电路的ESD设计是一个值得关注的重要难题。

发明内容

本发明的目的在于提供一种基于抗辐射SOI工艺的GGNMOS ESD保护器件结构，以解决目前ESD容易造成集成电路失效的问题。

为解决上述技术问题，本发明提供了一种基于抗辐射SOI工艺的GGNMOS ESD保护器件结构，包括：

多晶栅POLY层、STI加固注入层、P型体接触注入层、N型源漏注入层、有源区TO层和接触孔W1层，漏端的N型源漏注入层位于所述有源区TO层内。

可选的，所述多晶栅POLY层为条型，所述N型源漏注入层呈现为两个背靠背的横T型，跨过两根多晶栅POLY层。

可选的，所述P型体接触注入层为4个长方形，覆盖所述有源区TO层的四个角以及部分多晶POLY层。

可选的，所述有源区TO层将漏端的N型源漏注入层包围并保持距离，所述STI加固注入层全覆盖多晶栅POLY层、P型体接触注入层、N型源漏注入层、有源区TO层和接触孔W1层。

可选的，所述接触孔W1层由若干个接触孔组成，接触孔开设有3组，每组设置有4个；P型体接触注入层与有源区TO层交叠区、多晶栅POLY层的N型源漏注入层内均开设有接触孔。

可选的，所述N型源漏注入层的两侧均放置P型体接触注入层，以加强体接触效果，提升泄流能力。

可选的，所述多晶栅POLY层的条宽为0.25μm；所述多晶栅POLY层跨有源区TO层露头0.2μm；

所述接触孔W1层的长和宽都为0.3μm，所述接触孔W1层到有源区TO层的距离为0.3μm；

所述STI加固注入层包有源区TO层0.3μm，所述P型体接触注入层包有源区TO层0.25μm，P型体接触注入层搭在多晶栅POLY层0.125μm，所述N型源漏注入层在两根多晶栅POLY层之间的部分距离有源区TO层0.2μm。

在本发明提供的基于抗辐射SOI工艺的GGNMOS ESD保护器件结构中，将N型源漏注入层次缩至有源区TO层里面，工艺上通过光刻来实现，这样的设计可以有效解决抗辐射加固注入工艺导致的保护器件击穿电压不稳定，抗ESD能力降低的问题；经TLP测试评价，加固工艺原始结构在0.5A以下，新型结构在2.5A以上。

附图说明

图1是本发明提供的GGNMOS ESD保护器件结构示意图；