[发明专利]具自测试功能的众核计算电路、及其测试方法、装置

权利要求书

1.一种具自测试功能的众核计算电路，所述众核计算电路包括：

处理引擎模块，包括N个处理引擎单元，其中，N为正整数；

存储模块，包括M个第一存储单元，其中，M为正整数；

片上总线，所述片上总线包括L个通道，其中，L＝M*N；

自测试模块，包括：

至少一个内建自测试单元；

第一选择器，所述内建自测试单元通过所述第一选择器可选择性地连接至所述片上总线；

M个第二存储单元；及

M个第二选择器，每个所述第二存储单元通过一个所述第二选择器与一个第一存储单元并行地、可选择性地连接至所述片上总线，当所述内建自测试单元及所述第二存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第二存储单元，定位并标记失效通道；当所述内建自测试单元及所述第一存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第一存储单元，定位并标记失效第一存储单元；当所述处理引擎单元及所述第一存储单元与所述片上总线相连时，所述处理引擎单元可依次通过所述通道访问所述第一存储单元，定位并标记失效处理引擎单元。

2.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述内建自测试单元及所述第二存储单元与所述片上总线相连时，所述内建自测试单元经第一选择器发起第一激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，所述内建自测试单元经第一选择器发起第一激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，依次类推，直至所述内建自测试单元经第一选择器发起第一激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，所述内建自测试单元通过每个通道反馈的第一检测结果定位并标记失效通道。

3.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述内建自测试单元及所述第一存储单元与所述片上总线相连时，所述内建自测试单元经第一选择器发起第二激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，所述内建自测试单元经第一选择器发起第二激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，依次类推，直至所述内建自测试单元经第一选择器发起第二激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，所述内建自测试单元通过每个通道反馈的第二检测结果定位并标记失效第一存储单元。

4.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述处理引擎单元及所述第一存储单元与所述片上总线相连时，第1个所述处理引擎单元发起第三激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第三检测结果至所述内建自测试单元，第2个所述处理引擎单元发起第三激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，依次类推，直至第N个所述处理引擎单元发起第三激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第三检测结果至所述处理引擎单元，所述处理引擎单元通过每个通道反馈的第三检测结果定位并标记失效处理引擎单元。