[发明专利]存储器器件

说明书

一种存储器器件，包括第一多层堆叠、沟道层、电荷存储层、第一导电柱以及第二导电柱。第一多层堆叠设置在衬底上且包括交替堆叠的多个第一导电层与多个第一介电层。沟道层穿过多个第一导电层及多个第一介电层，其中沟道层包括彼此隔开的第一沟道部与第二沟道部。电荷存储层设置在多个第一导电层与沟道层之间。第一导电柱设置在第一沟道部的一个端部与第二沟道部的一个端部之间。第二导电柱设置在第一沟道部的另一端部与第二沟道部的另一端部之间。

技术领域

本发明实施例涉及一种存储器器件。

背景技术

半导体器件用于各种电子应用(例如个人计算机、手机、数字照相机及其他电子设备)中。半导体器件通常是通过如下方式制作而成：在半导体衬底之上依序沉积绝缘层或介电层、导电层及半导体层，并使用光刻及刻蚀技术将各种材料层图案化以在其上形成电路组件及元件。

半导体行业通过不断减小最小特征大小(minimum feature size)来不断提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，此使得能够将更多的组件集成到给定区域中。然而，随着最小特征大小的减小，出现了应解决的其他问题。

发明内容

本发明实施例提出一种存储器器件，包括第一多层堆叠、沟道层(channellayer)、电荷存储层、第一导电柱及第二导电柱。所述第一多层堆叠设置在衬底上且包括交替堆叠的多个第一导电层与多个第一介电层。所述沟道层穿过多个所述第一导电层及多个所述第一介电层，其中所述沟道层包括彼此隔开的第一沟道部与第二沟道部。所述电荷存储层设置在多个所述第一导电层与所述沟道层之间。所述第一导电柱设置在所述第一沟道部的一个端部与所述第二沟道部的一个端部之间。所述第二导电柱设置在所述第一沟道部的另一端部与所述第二沟道部的另一端部之间。

本发明另一实施例提出一种存储器器件，包括多层堆叠、沟道层、电荷存储层、绝缘层、第一导电柱及第二导电柱。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层与多个介电层。所述沟道层穿过多个所述导电层及多个所述介电层。所述电荷存储层设置在多个所述导电层与所述沟道层之间。所述绝缘层穿过多个所述导电层及多个所述介电层且设置在所述电荷存储层与所述多层堆叠之间。所述第一导电柱及所述第二导电柱被所述沟道层包围。

本发明又一实施例提出一种存储器器件包括多层堆叠、沟道层、电荷存储层、第一导电柱、第二导电柱、第一内连线结构及第二内连线结构。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层与多个介电层。所述沟道层穿过多个所述导电层及多个所述介电层。所述电荷存储层设置在多个所述导电层与所述沟道层之间。所述第一导电柱及第二导电柱与所述沟道层相邻。所述第一内连线结构连接到所述第一导电柱的端部。所述第二内连线结构连接到所述第二导电柱的端部。所述第一导电柱的连接到所述第一内连线结构的所述端部与所述第二导电柱的连接到所述第二内连线结构的所述端部位于所述多层堆叠的相对侧。

附图说明

结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意地增大或减小各种特征的尺寸。

图1A到图1H是示出根据本公开一些实施例的制造存储器器件的方法的各个阶段的立体图。

图2A是示出沿着图1H中的剖面线A-A’截取的存储器器件的剖视图。

图2B是示出沿着图1H中的剖面线B-B’截取的存储器器件的剖视图。

图2C到图2E是示出根据本公开又一些替代实施例的制造存储器器件的方法的一个阶段的立体图。

图3A到图3F是示出根据本公开替代实施例的制造存储器器件的方法的各个阶段的立体图。

图4A到图4C是示出根据本公开又一些替代实施例的制造存储器器件的方法的一个阶段的立体图。