[发明专利]一种基于多块FPGA进行IC scan chain电路测试的方法

权利要求书

1.一种基于多块FPGA进行IC scan chain电路测试的方法，其特征在于，所述方法包括：

第一台FPGA设备向待测试设备的IC scan chain电路发出测试请求；

待测试设备的IC scan chain电路响应该测试请求后，第一台FPGA设备进行测试向量的测试，待第一台FPGA设备的测试向量测试完毕时，第一台FPGA设备发送启动信号给第二台FPGA设备，第二台FPGA设备响应并返回握手成功信号给第一台FPGA设备，同时，第二台FPGA设备通过第一台FPGA设备发送测试向量给待测试设备的IC scan chain电路继续测试；

待第二台FPGA设备的测试向量测试完毕时，向第三台FPGA设备发送启动信号，第三台FPGA设备响应并返回握手成功信号给第二台FPGA设备，第三台FPGA设备依次通过第二、第一台FPGA设备发送测试向量给待测试设备的IC scan chain电路，继续测试，以此类推，直到第N台FPGA设备的测试向量测试完毕，其中，N的取值由待测试设备的IC scan chain电路的大小决定；

其中，FPGA设备进行测试向量采用的测试方法包括基于FPGA芯片实现的scan chain电路的测试系统，测试系统集成于FPGA芯片上，包括：第一信号收发单元、数据解析单元、存储单元、时序发生单元、控制单元、测试向量判断单元、结果输出单元和第二信号收发单元；

第一信号收发单元，用于接收待测IC的scan chain电路的测试开始信号或接收前级FPGA设备的输入开启信号，还用于返回下级FPGA设备的握手成功信号给上级FPGA设备，还用于接收仿真生成的原始scan chain电路的激励信号和原始scan chain电路的预期输出信号；

所述数据解析单元，用于将仿真生成的原始scan chain电路的激励信号和原始scanchain电路的预期输出信号进行数据解析；

所述存储单元，对数据解析单元解析的用于scan chain电路的激励信号进行编码，确定待检测点后经过scan chain电路进行激励，并存储激励后的输出信号，还用于对数据解析单元解析后scan chain电路的预期输出信号进行编码并存储；

所述时序发生单元，用于发出测试scan chain电路的时序波形；

所述控制单元，用于按照scan chain电路的检测要求，针对激励的输出信号在时序发生单元提供的采样时序下采样，并将采样数据和存储的预期输出信号进行数据比对；

所述测试向量判断单元，用于检测本级FPGA设备测试向量是否测试完毕；

所述第二信号收发单元，用于当本级FPGA设备测试向量检测完毕后发送完毕信号给下级FPGA设备，使下级FPGA设备开启，还用于返回下级FPGA设备的握手成功信号给上级FPGA设备；

所述结果输出单元，用于输出控制单元比较的结果，当比对结果不一致时，则上报错误，当比对结果正确，输出比对结果。

2.如权利要求1所述的基于多块FPGA进行IC scan chain电路测试的方法，其特征在于：当前一台FPGA设备与后一台FPGA设备握手成功后，后一台FPGA设备还需要给前一台FPGA设备发送本台FPGA设备进行scan chain电路测试的接口时序，依次通过前一台FPGA设备发送给待测试设备的IC scan chain电路。

3.如权利要求1所述的基于多块FPGA进行IC scan chain电路测试的方法，其特征在于：第一台FPGA设备向待测试设备的IC scan chain电路发出测试请求包括请求和定义scan chain电路测试接口。