[发明专利]一种基于多块FPGA进行IC scan chain电路测试的方法

说明书

本发明涉及一种基于多块FPGA进行IC scan chain电路测试的方法，采用级联扩容的思想，解决单个FPGA作为SCAN CHAIN pattern的存储实体时存储资源不足的问题，通过自定义的FPGA间的通信握手方式，下一级FPGA可以知道上一级FPGA已完成测试，需要启动本级FPGA工作，并在本级FPGA测试完毕后，通知再下一级FPGA开始工作，本发明采用串联链工作原理，实现了庞大的SCAN CHAIN测试向量测试。

技术领域

本发明涉及芯片测试技术领域，尤其涉及一种基于多块FPGA进行IC scan chain电路测试的方法。

背景技术

在芯片设计时插入scan chain是数字集成电路测试的重要方法之一，该方法能有效地筛选出坏片，提高产品质量。对于scan chain的测试，业界通常采用的方法是使用ATE设备(aotuomatic test equipment)对其进行测试，该设备高度专业化，且价格高昂，使用场景受限，只能在专业的IC测试厂使用；

后来有design house采用基于fpga平台，发明了一种测试scan chain的方法，但该种方法存在受限于所选fpga平台的fpga资源问题，对于大型的IC项目，scan chain的激励和比对文件可能XX giga bit，如果该fpga平台的RAM和LUT资源不足，是无法一次性完成对scan chain电路的测试需求，需要将scan chain的测试方案分割为很多个小方案来完成，耗时耗力，效率低下。

发明内容

本发明的主要目的在于解决目前基于fpga平台实现IC scan chain测试受限于fpga资源不足的问题，提出了一种基于多块FPGA进行IC scan chain电路测试的方法，本方法不论IC scan chain的规模有多大，通过采用多个FPGA串联，实现一次性完成对IC整条scan chain的测试。

一种基于多块FPGA进行IC scan chain电路测试的方法，其特征在于，所述方法包括：

一种基于多块FPGA进行IC scan chain电路测试的方法，其特征在于，所述方法包括：

第一台FPGA设备向待测试设备的IC scan chain电路发出测试请求；

待测试设备的IC scan chain电路响应该测试请求后，第一台FPGA设备进行测试向量的测试，待第一台FPGA设备的测试向量测试完毕时，第一台FPGA设备发送启动信号给第二台FPGA设备，第二台FPGA设备响应并返回握手成功信号给第一台FPGA设备，同时，第二台FPGA设备通过第一台FPGA设备发送测试向量给待测试设备的IC scan chain电路继续测试；

待第二台FPGA设备的测试向量测试完毕时，向第三台FPGA设备发送启动信号，第三台FPGA设备响应并返回握手成功信号给第二台FPGA设备，第三台FPGA设备依次通过第二、第一台FPGA设备发送测试向量给待测试设备的IC scan chain电路，继续测试，以此类推，直到第N台FPGA设备的测试向量测试完毕，其中，N的取值由待测试设备的IC scanchain电路的大小决定。

进一步地，FPGA设备进行测试向量采用的测试方法包括基于FPGA芯片实现的scanchain电路的测试系统，测试系统集成于FPGA芯片上，包括：第一信号收发单元、数据解析单元、存储单元、时序发生单元、控制单元、测试向量判断单元、结果输出单元和第二信号收发单元；

第一信号收发单元，用于接收待测IC的scan chain电路的测试开始信号或接收前级FPGA设备的输入开启信号，还用于返回下级FPGA设备的握手成功信号给上级FPGA设备，还用于接收仿真生成的原始scan chain电路的激励信号和原始scan chain电路的预期输出信号；