[发明专利]串并转换电路、方法及串行解串器

权利要求书

1.一种串并转换电路，其特征在于，包括：

时钟模块，用于根据第一控制信号对输入时钟信号进行分频处理，以输出至少三个分频时钟信号；其中，所述分频时钟信号的频率小于所述输入时钟信号的频率；

数据转换模块，包括至少三个串联连接的数据转换单元，所述数据转换单元用于根据所述第一控制信号和所述分频时钟信号对输入数据进行串并转换，以得到输出数据；至少三个所述数据转换单元的输出数据具有不同的有效位宽；所述至少三个数据转换单元包括第一数据转换单元、第二数据转换单元和第三数据转换单元，所述第一数据转换单元为2位到4位转换器，所述第二数据转换单元为4位到10位转换器，所述第三数据转换单元为10位到20位转换器；所述有效位宽是指所述数据转换单元的输出数据中有效数据位的数量；

输出选择模块，用于根据第二控制信号选择所述第二数据转换单元的输出数据和所述第三数据转换单元的输出数据中的一个作为目标输出数据输出；当所述数据转换单元的输出数据的位宽小于所述目标输出数据的总位宽时，所述输出选择模块将所述数据转换单元的输出数据作为所述目标输出数据的高位数据，并将所述目标输出数据除所述高位数据之外的低位数据置零后输出；所述目标输出数据的总位宽为20位，所述目标输出数据的有效位宽为8位、10位、16位和20位中的一种。

2.根据权利要求1所述的串并转换电路，其特征在于，所述分频时钟信号与所述数据转换单元一一对应。

3.根据权利要求1所述的串并转换电路，其特征在于，所述至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号；

所述第一数据转换单元用于根据所述第一分频时钟信号对原始输入信号进行串并转换，以得到第一输出数据；

所述第二数据转换单元用于根据所述第一控制信号和所述第二分频时钟信号对所述第一输出数据进行串并转换，以得到第二输出数据；

所述第三数据转换单元用于根据所述第一控制信号和所述第三分频时钟信号对所述第二输出数据进行串并转换，以得到第三输出数据；

所述输出选择模块与所述第二数据转换单元和所述第三数据转换单元连接，所述输出选择模块根据所述第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据。

4.根据权利要求3所述的串并转换电路，其特征在于，所述第一数据转换单元还用于接收所述输入时钟信号，根据所述输入时钟信号对所述原始输入信号进行延迟处理，并根据所述第一分频时钟信号对延迟处理后的所述原始输入信号进行串并转换，以得到第一输出数据；

所述第二数据转换单元还用于接收所述第一分频时钟信号，根据所述第一分频时钟信号对所述第一输出数据进行延迟处理，并根据所述第二分频时钟信号对延迟处理后的所述第一输出数据进行串并转换，以得到第二输出数据；

所述第三数据转换单元还用于接收所述第二分频时钟信号，根据所述第二分频时钟信号对所述第二输出数据进行延迟处理，并根据所述第三分频时钟信号对延迟处理后的所述第二输出数据进行串并转换，以得到第三输出数据。

5.根据权利要求1所述的串并转换电路，其特征在于，所述至少三个数据转换单元的输出数据的总位宽为偶数且依次增大。

6.一种串并转换方法，其特征在于，包括：

接收输入时钟信号和第一控制信号，并根据所述第一控制信号对所述输入时钟信号进行分频处理，以输出至少三个分频时钟信号；其中，所述分频时钟信号的频率小于所述输入时钟信号的频率；

根据所述第一控制信号和所述分频时钟信号对输入数据进行多次串并转换，以得到多个不同有效位宽的输出数据；所述多次串并转换包括2位到4位、4位到10位和10位到20位的串并转换；所述有效位宽是指所述输出数据中有效数据位的数量；

根据第二控制信号选择4位到10位串并转换的输出数据和10位到20位串并转换的输出数据中的一个作为目标输出数据输出；当选择的输出数据的位宽小于所述目标输出数据的总位宽时，将选择的输出数据作为所述目标输出数据的高位数据，并将所述目标输出数据除所述高位数据之外的低位数据置零后输出；所述目标输出数据的总位宽为20位，所述目标输出数据的有效位宽为8位、10位、16位和20位中的一种。