[发明专利]串并转换电路、方法及串行解串器

说明书

本申请提供了一种串并转换电路、方法及串行解串器，所述串并转换电路包括：时钟模块，用于根据第一控制信号对输入时钟信号进行分频处理，以输出至少三个分频时钟信号；数据转换模块，包括至少三个串联连接的数据转换单元，数据转换单元用于根据第一控制信号和分频时钟信号对输入数据进行串并转换，以得到输出数据；至少三个数据转换单元的输出数据具有不同的有效位宽；输出选择模块，用于根据第二控制信号选择至少三个数据转换单元的输出数据中的一个作为目标输出数据输出。在本申请提供的串并转换电路可以实现多种不同有效位宽的输出数据的输出，灵活性高，同时也方便后续数字电路的规划和设计，达到尽可能的节省资源，降低功耗。

技术领域

本申请涉及模拟集成电路领域，具体涉及一种串并转换电路、方法及串行解串器。

背景技术

随着技术的发展，芯片通讯速率提高，数据量不断增大，而芯片的引脚数目却不能无限增大，串行解串电路成为高速数据传输的主要解决方案。串行解串电路先通过并串转换电路将数据进行并串转换以进行高速传输，然后再通过串并转换电路将数据进行串并转换以恢复原来的数据。然而，相关技术的串并转换电路需要根据输出数据位宽进行有针对性的设计，输出数据模式单一，当输出数据位宽变更时，串并转换电路的结构需要重新进行设计，费时费力。

发明内容

本申请的一个目的在于提出一种串并转换电路、方法及串行解串器，以解决相关技术中串并转换电路输出数据模式单一的问题。

根据本申请实施例的一方面，公开了一种串并转换电路，包括：

时钟模块，用于根据第一控制信号对输入时钟信号进行分频处理，以输出至少三个分频时钟信号；

数据转换模块，包括至少三个串联连接的数据转换单元，所述数据转换单元用于根据所述第一控制信号和所述分频时钟信号对输入数据进行串并转换，以得到输出数据；至少三个所述数据转换单元的输出数据具有不同的有效位宽；

输出选择模块，用于根据第二控制信号选择至少三个所述数据转换单元的输出数据中的一个作为目标输出数据输出。

在本申请的一个实施例中，所述分频时钟信号与所述数据转换单元一一对应。

在本申请的一个实施例中，所述至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号；所述至少三个数据转换单元包括第一数据转换单元、第二数据转换单元和第三数据转换单元；

所述第一数据转换单元用于根据所述第一分频时钟信号对原始输入信号进行串并转换，以得到第一输出数据；

所述第二数据转换单元用于根据所述第一控制信号和所述第二分频时钟信号对所述第一输出数据进行串并转换，以得到第二输出数据；

所述第三数据转换单元用于根据所述第一控制信号和所述第三分频时钟信号对所述第二输出数据进行串并转换，以得到第三输出数据；

所述输出选择模块与所述第二数据转换单元和所述第三数据转换单元连接，所述输出选择模块根据所述第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据。

在本申请的一个实施例中，所述第一数据转换单元还用于接收所述输入时钟信号，根据所述输入时钟信号对所述原始输入信号进行延迟处理，并根据所述第一分频时钟信号对延迟处理后的所述原始输入信号进行串并转换，以得到第一输出数据；

所述第二数据转换单元还用于接收所述第一分频时钟信号，根据所述第一分频时钟信号对所述第一输出数据进行延迟处理，并根据所述第二分频时钟信号对延迟处理后的所述第一输出数据进行串并转换，以得到第二输出数据；

所述第三数据转换单元还用于接收所述第二分频时钟信号，根据所述第二分频时钟信号对所述第二输出数据进行延迟处理，并根据所述第三分频时钟信号对延迟处理后的所述第二输出数据进行串并转换，以得到第三输出数据。