[发明专利]一种双节锂电保护芯片的带隙基准电路

权利要求书

1.一种双节锂电保护芯片的带隙基准电路，包括启动电路单元、低压差线性稳压器单元、运算放大器电路单元、带隙电路单元；

其特征在于所述启动电路单元包括MP1、MP2、MP3三个PMOS管，MN1、MN2、MN3三个NMOS管，以及电容C1；

所述MP1与MN1的栅极均连接到VSS，MP1与MN1、MN2的漏极均与MP2、MN3的栅极控制连接，MN2栅极接基准跟随信号VREF0，MP2、MN3的漏极输出与MP3栅极控制连接，电容C1的一端与MN3的漏极相连接，另一端与MN3的源极、衬底 相连接，MP3的漏极与运算放大器电路单元的正向输入端VP相连；

低压差线性稳压器单元包括MP4、MP5、MP6、MP7、MP8五个PMOS管，MN4、MN5、MN6、MN7、MN8、MN9、MN10七个NMOS管，电阻R1，电容C2；

所述MP4、MP5连接成电流镜像负载，MN4、MN5为连接成差分对，MP4、MP5的栅极与MN4的漏极相连接，MN4的栅极连接VREF0，MP5的栅极连接VREF；

所述MN6的漏极与MN4、MN5控制连接，所述MN6的栅极连接VBIASN；

MP6漏极接电阻R1，MP6漏极通过电容C2与MP5、MN5、MN7的漏极相连接，所述MN7栅极与MP1、MN1漏极连接；

运算放大器电路单元包括MP9、MP10、MP11、MP12四个PMOS管，MN11、MN12、MN13三个NMOS管，电阻R2，电容C3；

MP9、MP12栅极连接VBIASP，MP9的漏极与由MP10、MP11构成AMP的差分对的源极相连接，MP10、MP11栅极分别连接VN、VP，MP10、MP11的衬底 连接VDD，MN11、MN12组成电流镜负载，且其栅极与MN11漏极相连接，所述MN11的漏极、MN12的漏极分别一一对应与MP10的漏极、MP11的漏极相连接，所述电阻R2一端与MN12的漏极、MN13的栅极相连接，其另一端串联电容C3后与MP12的漏极、MN13的漏极以及VREF相连接；

所述带隙电路单元包括Q1、Q2两个三极管，R3、R4、R5三个电阻，C4一个电容；

所述Q1与Q2的基极连接，并与基准VREF、电容C4相连接，Q1发射极连接电阻R5一端，R5另一端与运放正向输入端的VP连接后串接R3的一端，Q2发射极连接运放负向输入端的VN后与电阻R4一端相连接，R3、R4、电容C4的另一端共同连接到VSS。

2.根据权利要求1所述的双节锂电保护芯片的带隙基准电路，其特征在于：MN7漏极用于电路启动时开启提供偏置电流。

3.根据权利要求1所述的双节锂电保护芯片的带隙基准电路，其特征在于：启动电路单元用于接收电路启动的上电信号，并产生控制LDO的控制信号。

4.根据权利要求1所述的双节锂电保护芯片的带隙基准电路，其特征在于：低压差线性稳压器单元用于提供电路偏置电流，启动运算放大器；产生基准跟随信号VREF0控制启动电路MN2开启，关闭启动电路，从而带隙基准电路进入正常工作模式。

5.根据权利要求1所述的双节锂电保护芯片的带隙基准电路，其特征在于：运算放大器单元用于输出高电平的VREF驱动带隙电路三极管Q1、Q2基极。