[发明专利]忆阻器-CMOS逻辑模块及因式分解超前进位加法器

权利要求书

1.一种忆阻器-CMOS逻辑模块，其特征在于：包括第一忆阻器U₁、第二忆阻器U₂、第三忆阻器U₃、第四忆阻器U₄、PMOS M₁和NMOS M₂；所述的第一忆阻器U₁的非极性端与第三忆阻器U₃的极性端串联，在端口连接处接输入脉冲A₃；所述的第二忆阻器U₂的非极性端与第四忆阻器U₄的极性端串联，在端口连接处接输入脉冲B₃；所述的PMOS M₁和NMOS M₂构成CMOS反相器的结构；所述的第三忆阻器U₃的非极性端与第四忆阻器U₄的非极性端相连之后输入到PMOS M₁的D极；所述的第一忆阻器U₁的极性端与第二忆阻器U₂的极性端相连之后输入到CMOS反相器结构的G极，CMOS反相器输出P₃，在第一忆阻器U₁的极性端与第二忆阻器U₂的极性端相连处引出输出G₃。

2.一种基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器，其特征在于：包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器-CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器-CMOS逻辑模块和十四组忆阻器。

3.根据权利要求2所述的一种基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器，其特征在于：所述的第一部分包括第一组忆阻器-CMOS逻辑模块、第二组忆阻器-CMOS逻辑模块、第三组忆阻器-CMOS逻辑模块、第四组忆阻器-CMOS逻辑模块；

所述的第一组忆阻器-CMOS逻辑模块包括第一忆阻器U₁、第二忆阻器U₂、第三忆阻器U₃、第四忆阻器U₄、第一PMOS M₁和第一NMOS M₂；所述的第一忆阻器U₁的非极性端与第三忆阻器U₃的极性端串联，在端口连接处接输入脉冲A₃；所述的第二忆阻器U₂的非极性端与第四忆阻器U₄的极性端串联，在端口连接处接输入脉冲B₃；所述的第一PMOS M₁和第一NMOS M₂构成第一CMOS反相器的结构；所述的第三忆阻器U₃的非极性端与第四忆阻器U₄的非极性端相连之后输入到第一PMOS M₁的D极；所述的第一忆阻器U₁的极性端与第二忆阻器U₂的极性端相连之后输入到第一CMOS反相器结构的G极，第一CMOS反相器的输出P₃，在第一忆阻器U₁的极性端与第二忆阻器U₂的极性端相连处引出输出G₃；

所述的第二组忆阻器-CMOS逻辑模块包括第五忆阻器U₅、第六忆阻器U₆、第七忆阻器U₇、第八忆阻器U₈、第三PMOS M₃和第四NMOS M₄；所述的第五忆阻器U₅的非极性端与第七忆阻器U₇的极性端串联，在端口连接处接输入脉冲A₂；所述的第六忆阻器U₆的非极性端与第八忆阻器U₈的极性端串联，在端口连接处接输入脉冲B₂；所述的第三PMOS M₃和第四NMOS M₄构成第二CMOS反相器的结构；所述的第五忆阻器U₅的非极性端与第六忆阻器U₆的非极性端相连之后输入到第三PMOS M₃的D极；所述的第七忆阻器U₇的极性端与第八忆阻器U₈的极性端相连之后输入到第二CMOS反相器结构的G极，第二CMOS反相器的输出P₂，在第七忆阻器U₇的极性端与第八忆阻器U₈的极性端相连处引出输出G₂；

所述的第三组忆阻器-CMOS逻辑模块包括第九忆阻器U₉、第十忆阻器U₁₀、第十一忆阻器U₁₁、第十二忆阻器U₁₂、第五PMOS M₅和第六NMOS M₆；所述的第九忆阻器U₉的非极性端与第十一忆阻器U₁₁的极性端串联，在端口连接处接输入脉冲A₁；所述的第十忆阻器U₁₀的非极性端与第十二忆阻器U₁₂的极性端串联，在端口连接处接输入脉冲B₁；所述的第五PMOS M₅和第六NMOS M₆构成第三CMOS反相器的结构；所述的第十一忆阻器U₁₁的非极性端与第十二忆阻器U₁₂的非极性端相连之后输入到第五PMOS M₅的D极；所述的第九忆阻器U₉的极性端与第十忆阻器U₁₀的极性端相连之后输入到第三CMOS反相器结构的G极，第三CMOS反相器的输出P₁，在第九忆阻器U₉的极性端与第十忆阻器U₁₀的极性端相连处引出输出G₁；

所述的第四组忆阻器-CMOS逻辑模块包括第十三忆阻器U₁₃、第十四忆阻器U₁₄、第十五忆阻器U₁₅、第十六忆阻器U₁₆、第七PMOS M₇和第八NMOS M₈；所述的第十三忆阻器U₁₃的非极性端与第十五忆阻器U₁₅的极性端串联，在端口连接处接输入脉冲A₀；所述的第十四忆阻器U₁₄的非极性端与第十六忆阻器U₁₆的极性端串联，在端口连接处接输入脉冲B₀；所述的第七PMOSM₇和第八NMOS M₈构成第四CMOS反相器的结构；所述的第十五忆阻器U₁₅的非极性端与第十六忆阻器U₁₆的非极性端相连之后输入到第七PMOS M₇的D极；所述的第十三忆阻器U₁₃的极性端与第十四忆阻器U₁₄的极性端相连之后输入到第四CMOS反相器结构的G极，第四CMOS反相器的输出P₀，在第十三忆阻器U₁₃的极性端与第十四忆阻器U₁₄的极性端相连处引出输出G₀。