[发明专利]忆阻器-CMOS逻辑模块及因式分解超前进位加法器

说明书

本发明属于加法器技术领域，具体涉及一种忆阻器‑CMOS逻辑模块及基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器。本发明提供的基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器‑CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器‑CMOS逻辑模块和十四组忆阻器。本发明利用因式分解将逻辑分解，后将逻辑物理融合在一起，减少了器件使用数量和功耗，实现更高速的加法运算。

技术领域

本发明属于加法器技术领域，具体涉及一种忆阻器-CMOS逻辑模块及基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器。

背景技术

作为减、除、乘等运算的基础，加法运算是最重要、最基本的运算。加法器常被用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用等。在后摩尔时代，不断缩小特征尺寸已超越物理承受的极限，摩尔定律已难以延续下去。1971年chua教授发现并证明了忆阻器的存在，忆阻器是除电阻、电感、电容之外的第四种基本元件。忆阻器具有非易失性、记忆性、纳米尺寸、与CMOS兼容等特性。众多科研成果表明，忆阻器将成为延续摩尔定律的新型元件。所以基于忆阻器-CMOS逻辑的新型因式分解超前进位加法器拓扑电路的设计与仿真实现具有实际应用意义。

发明内容

本发明的目的在于提供一种忆阻器-CMOS逻辑模块。

本发明的目的通过如下技术方案来实现：包括第一忆阻器U₁、第二忆阻器U₂、第三忆阻器U₃、第四忆阻器U₄、PMOS M₁和NMOS M₂；所述的第一忆阻器U₁的非极性端与第三忆阻器U₃的极性端串联，在端口连接处接输入脉冲A₃；所述的第二忆阻器U₂的非极性端与第四忆阻器U₄的极性端串联，在端口连接处接输入脉冲B₃；所述的PMOS M₁和NMOS M₂构成CMOS反相器的结构；所述的第三忆阻器U₃的非极性端与第四忆阻器U₄的非极性端相连之后输入到PMOSM₁的D极；所述的第一忆阻器U₁的极性端与第二忆阻器U₂的极性端相连之后输入到CMOS反相器结构的G极，CMOS反相器输出P₃，在第一忆阻器U₁的极性端与第二忆阻器U₂的极性端相连处引出输出G₃。

本发明的目的还在于提供一种基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器。

本发明的目的通过如下技术方案来实现：包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器-CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器-CMOS逻辑模块和十四组忆阻器。

本发明还可以包括：

所述的第一部分包括第一组忆阻器-CMOS逻辑模块、第二组忆阻器-CMOS逻辑模块、第三组忆阻器-CMOS逻辑模块、第四组忆阻器-CMOS逻辑模块；