[发明专利]半导体装置

说明书

实施方式提供一种能够抑制配线彼此的连接不良的半导体装置。本实施方式的半导体装置具备第1芯片及与第1芯片贴合的第2芯片。第1芯片具备衬底。晶体管设置在衬底上。第1配线层设置在晶体管的上方，且包含多个第1配线。多个第1焊垫设置在第1配线的上方。第2芯片具备接合于多个第1焊垫的多个第2焊垫。第2配线层设置在第2焊垫的上方，且包含多个第2配线。存储单元阵列设置在第2配线的上方。第1配线、第1焊垫、第2焊垫、第2配线构成串联连接的第1图案。

[相关申请案]

本申请案享有以日本专利申请案2020-156722号(申请日：2020年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本实施方式涉及一种半导体装置。

背景技术

有使多个半导体晶圆贴合并将这些多个半导体晶圆的配线彼此接合的晶圆贴合技术。在这样的晶圆贴合技术中，如果配线焊垫从半导体晶圆的表面凹陷，那么将有产生配线彼此的连接不良的担忧。

发明内容

实施方式提供一种能够抑制配线彼此的连接不良的半导体装置。

本实施方式的半导体装置具备第1芯片及与第1芯片贴合的第2芯片。第1芯片具备衬底。晶体管设置在衬底上。第1配线层设置在晶体管的上方，包含多个第1配线。多个第1焊垫设置在第1配线的上方。第2芯片具备接合于多个第1焊垫的多个第2焊垫。第2配线层设置在第2焊垫的上方，包含多个第2配线。存储单元阵列设置在第2配线的上方。第1配线、第1焊垫、第2焊垫、第2配线构成串联连接的第1图案。

此外，较理想的是第1图案为将第1配线、第1焊垫、第2焊垫、第2配线按照该顺序连续地串联连接的图案。

另外，较理想的是，本实施方式的半导体装置具备连接于第1图案的第1配线的第3焊垫、及连接于第1图案的第2配线的第4焊垫，从第3焊垫到最初或最后的第1或第2焊垫为止的第1配线的长度为1mm以下，从第4焊垫到最初或最后的第1或第2焊垫为止的第2配线的长度为1mm以下。

另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列重叠。

另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列及设置在该存储单元阵列的端部的阶梯构造部的两者重叠。

另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列、及设置在该存储单元阵列的端部的阶梯构造部与处于该阶梯构造部的周边的试验图案区域的两者重叠。

根据实施方式，可提供一种能够抑制配线彼此的连接不良的半导体装置。

附图说明

图1是表示本实施方式的半导体装置的构造的截面图。

图2是表示本实施方式的柱状部的构造的截面图。

图3是表示本实施方式的链图案的配置的概略俯视图。

图4是表示链图案的构成的概略俯视图。

图5是图4的链图案的概略截面图。

图6是表示链图案及金属焊垫的构成例的概略图。

图7是表示配线长度与接合部的良率的关系的曲线图。

图8是表示金属焊垫间的接合不良的一例的概略截面图。

图9是表示电路芯片的金属焊垫的凹陷的情况的图。

图10是表示电路芯片的金属焊垫的凹陷的情况的图。