[发明专利]半导体封装结构及其制造方法

说明书

本发明涉及一种半导体封装结构及其制造方法，该制造方法包括：切割第一晶圆获得多个待封装芯片，并将获得的多个待封装芯片固定在多芯片固定支架上；测试多个待封装芯片，获得通过测试的已知合格芯片，其中，所述已知合格芯片包括第一键合层；以及通过将第一键合层与第二晶圆的第二键合层进行键合，以混合键合已知合格芯片与第二晶圆的控制器电路管芯，其中，控制器电路管芯包括第二键合层。本发明通过将不同大小、功能的存储器件键合至控制器电路管芯上，提高了半导体器件的整体性能以及产品的合格率。

分案申请声明

本申请是2020年08月17日递交的发明名称为“半导体封装结构及其制造方法”、申请号为202010826246.X的中国发明专利申请的分案申请。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体封装结构及其制造方法。

背景技术

半导体封装是指将通过测试的晶圆按照产品型号及功能需求加工得到的独立芯片的过程。在封装过程中，晶圆通过划片工艺后被切割为小的管芯(Die)，然后将切割好的管芯贴装到相应的基板(引线框架)架的小岛上，再利用超细的金属导线或者导电性树脂将芯片的接合焊盘(Bonding Pad)连接到基板的相应引脚，并构成所要求的电路，再对独立的管芯用塑料外壳加以封装保护。

随着半导体器件的特征尺寸不断减小，存储容量的不断增大，平面工艺和制造技术已经不能满足半导体器件日益增长和变化的需求。三维(3D)器件架构可以解决一些平面半导体器件中的密度限制。为了获得三维器件，可以通过晶圆间的键合技术获得三维堆叠的晶圆结构，再对三维堆叠的晶圆进行切割和封装，形成三维半导体器件。在晶圆键合的过程中，晶圆上的器件之间的对准、晶圆应力导致晶圆变形等问题都对封装结果具有重要的影响。

发明内容

本发明所要解决的技术问题是提供一种高性能的半导体封装结构及其制造方法。

本发明为解决上述技术问题而采用的技术方案是一种半导体封装结构的制造方法，该方法包括：切割第一晶圆获得多个待封装芯片，并将获得的所述多个待封装芯片固定在多芯片固定支架上；测试所述多个待封装芯片，获得通过测试的已知合格芯片，其中，所述已知合格芯片包括第一键合层；以及通过将所述第一键合层与第二晶圆的第二键合层进行键合，以混合键合所述已知合格芯片与所述第二晶圆的控制器电路管芯，其中，所述控制器电路管芯包括所述第二键合层。

在本发明的一实施例中，所述第一键合层包括第一导电触点和第一介质层，所述第二键合层包括第二导电触点和第二介质层。

在本发明的一实施例中，所述第一导电触点的顶面和所述第一介质层的顶面处于同一水平面，所述第二导电触点的顶面和所述第二介质层的顶面处于同一水平面，键合所述第一键合层和所述第二键合层的步骤包括：在不施加外力的条件下，使所述第一导电触点和所述第二导电触点相互接触，以及使所述第一介质层和所述第二介质层相互接触。

在本发明的一实施例中，所述第一导电触点的顶面低于所述第一介质层的顶面，所述第二导电触点的顶面低于所述第二介质层的顶面，键合所述第一键合层和所述第二键合层的步骤包括：使所述第一介质层和所述第二介质层相互接触；以及通过加热使所述第一导电触点和所述第二导电触点相互接触。

在本发明的一实施例中，所述第一导电触点的顶面高于所述第一介质层的顶面，所述第二导电触点的顶面高于所述第二介质层的顶面，键合所述第一键合层和所述第二键合层的步骤包括：使所述第一导电触点和所述第二导电触点相互接触；以及通过施加外力使所述第一介质层和所述第二介质层相互接触。

在本发明的一实施例中，键合所述第一键合层和所述第二键合层的步骤包括：通过加热，加强所述第一导电触点和所述第二导电触点之间的键合力以及加强所述第一介质层和所述第二介质层之间的键合力。