[发明专利]一种相控阵雷达的发射采集模块硬件电路及程序升级方法

权利要求书

1.一种相控阵雷达的发射采集模块硬件电路，其特征在于，所述发射采集模块硬件电路包括：第一处理器、第二处理器、FLASH存储器和DDR存储器；

所述DDR存储器用于缓存所述第一处理器获取到的程序数据包，所述程序数据包至少包括第一升级程序数据包、第一出厂程序数据包、第二升级程序数据包和第二出厂程序数据包；

所述FLASH存储器设置有利用预设数据映射关系划分的扇区，用于在不同的扇区存储预先获取到的第一程序升级状态置位参数、目标升级程序存放地址数据包、第二程序升级状态置位参数以及所述DDR存储器中缓存的所述程序数据包，其中，所述目标升级程序存放地址数据包包括存储所述第一升级程序数据包的起始地址；

所述第一处理器分别与所述第二处理器、所述FLASH存储器和所述DDR存储器相连，所述第一处理器读取所述FLASH存储器中的所述第一程序升级状态置位参数，若所述第一程序升级状态置位参数指示开启升级，读取所述FLASH存储器中的所述目标升级程序存放地址数据包，并根据所述目标升级程序存放地址数据包中的所述第一升级程序数据包的起始地址，加载所述FLASH存储器中的所述第一升级程序数据包并运行，在加载完成之后，读取所述FLASH存储器中的所述第二程序升级状态置位参数，若所述第二处理器升级状态置位参数指示开启升级，读取所述FLASH存储器中的所述第二升级程序数据包，写入至所述第二处理器中，触发所述第二处理器运行所述第二升级程序数据包。

2.根据权利要求1所述的发射采集模块硬件电路，其特征在于，所述第一处理器的第一预置管脚与所述第二处理器的通信管脚相连，所述第一处理器的至少一个第二预置管脚与所述第二处理器的至少一个启动设置管脚一一相连，所述第一处理器的第三预置管脚与所述第二处理器的复位管脚相连，

所述第一处理器在读取到所述第二程序升级状态置位参数为指示开启升级的情况下，通过所述第一处理器的至少一个第二预置管脚将所述第二处理器的至少一个启动设置管脚进行程序写入置位，使所述第二处理器处于程序写入模式，通过所述第一处理器的第一预置管脚和所述第二处理器的通信管脚将所述第二升级程序数据包写入至所述第二处理器；

所述第一处理器通过所述第一处理器的至少一个第二预置管脚将所述第二处理器的至少一个启动设置管脚进行程序启动置位，使所述第二处理器处于程序启动模式，通过所述第一处理器的第三预置管脚与所述第二处理器的复位管脚对所述第二处理器复位，以使所述第二处理器在复位后运行所述第二升级程序数据包。

3.根据权利要求1所述的发射采集模块硬件电路，其特征在于，所述发射采集模块硬件电路还包括：光纤接口电路，所述第一处理器通过所述光纤接口电路与上位机相连，

所述第一处理器通过所述光纤接口电路获得所述上位机发送的所述程序数据包，其中，所述光纤接口电路将接收到所述上位机以光信号形式发送的所述程序数据包转换为差分对数字信号形式的所述程序数据包。

4.根据权利要求1所述的发射采集模块硬件电路，其特征在于，所述第一处理器与第一LED电路相连，所述第一LED电路用以展示所述第一处理器的运行状态；

和/或，所述第二处理器与第二LED电路相连，所述第二LED电路用以展示所述第二处理器的运行状态。

5.一种相控阵雷达的发射采集模块硬件电路的程序升级方法，其特征在于，应用于权利要求1至4中任一所述的发射采集模块硬件电路，所述程序升级方法包括：

所述第一处理器获取所述程序数据包，将所述程序数据包缓存至所述DDR存储器中，并在缓存完成之后，将所述DDR存储器中的所述程序数据包存储至所述FLASH存储器中；

所述第一处理器读取所述FLASH存储器中的所述第一程序升级状态置位参数，若所述第一程序升级状态置位参数指示开启升级，读取所述FLASH存储器中的所述目标升级程序存放地址数据包，并根据所述目标升级程序存放地址数据包中的所述第一升级程序数据包的起始地址，加载所述FLASH存储器中的所述第一升级程序数据包并运行，在加载完成之后，读取所述FLASH存储器中的所述第二程序升级状态置位参数，若所述第二处理器升级状态置位参数指示开启升级，读取所述FLASH存储器中的所述第二升级程序数据包，写入至所述第二处理器中，触发所述第二处理器运行所述第二升级程序数据包。