[发明专利]半导体结构及其形成方法

说明书

本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙；源极和漏极，分别位于所述第二侧墙和沟道层侧壁，其中，所述源极和所述漏极具有相反的掺杂类型。本申请提供一种半导体结构及其形成方法，一方面将TFET器件结构特点与GAA结构特点结合，可以实现TFET器件尺寸的进一步缩小，降低静态功耗，另一方面将外延生长形成源漏极的方法用于平面CMOS器件中，可以解决TFET器件的多晶硅栅极形成高阻的问题。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

传统的CMOS器件由于受玻尔兹曼限制，亚阈摆幅室温下存在最小值60mV/dec，所以随着CMOS器件尺寸缩小，静态功耗随工作电压降低而指数上升。因此，CMOS器件一般用于高性能技算，动态功耗占主导。而TFET器件将源极-沟道-漏极换成P-I-N结构，利用带隧穿作为导通机制，可以突破亚阈摆幅限制，实现极低静态泄漏电流以及更低的工作电压VDD，从而降低静态功耗。

目前的TFET器件与CMOS器件混合集成工艺制备中，TFET器件采用不对称的源极与漏极结构，如P型TFET：源极采用PH/IMP的方式掺杂N型离子，形成N型源极；漏极也采用PH/IMP的方式掺杂P型离子，形成P型漏端。从而形成P-I-N结构类型的TFET。

然而，目前的TFET器件和CMOS器件的集成工艺仍然存在问题。因此，有必要提供更有效、更可靠的技术方案。

发明内容

本申请提供一种半导体结构及其形成方法，一方面可以实现TFET器件尺寸的进一步缩小，降低静态功耗，另一方面可以解决TFET器件的多晶硅栅极形成高阻的问题。

本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙；在所述第一区域上形成第一掩膜层；刻蚀所述第一掩膜层暴露所述第二侧墙和沟道层第一侧的半导体衬底以及侧壁；在所述第二侧墙和沟道层第一侧的半导体衬底以及侧壁外延生长形成源极；在所述第一区域上形成第二掩膜层；刻蚀所述第二掩膜层和所述第一掩膜层暴露所述第二侧墙和沟道层第二侧的半导体衬底以及侧壁；在所述第二侧墙和沟道层第二侧的半导体衬底以及侧壁外延生长形成漏极，其中，所述源极和所述漏极具有相反的掺杂类型。

在本申请的一些实施例中，所述半导体衬底还包括第二区域，所述第二区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙。

在本申请的一些实施例中，在所述第一区域上形成第一掩膜层以及在所述第一区域上形成第二掩膜层时，在所述第二区域上也分别形成第一掩膜层以及第二掩膜层。

在本申请的一些实施例中，所述牺牲层的材料包括硅锗，所述沟道层的材料包括硅。

在本申请的一些实施例中，形成所述若干依次堆叠的牺牲层和沟道层的方法包括外延生长工艺。

在本申请的一些实施例中，所述伪栅极结构包括伪栅极和位于所述伪栅极侧壁的第一侧墙。

本申请的一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙；源极和漏极，分别位于所述第二侧墙和沟道层侧壁，其中，所述源极和所述漏极具有相反的掺杂类型。