[发明专利]一种抖动容限可调的无参考时钟频率检测电路有效
申请号: | 202110650689.2 | 申请日: | 2021-06-11 |
公开(公告)号: | CN113472348B | 公开(公告)日: | 2022-06-28 |
发明(设计)人: | 洪芃力 | 申请(专利权)人: | 苏州瀚宸科技有限公司 |
主分类号: | H03L7/091 | 分类号: | H03L7/091;H03L7/18 |
代理公司: | 北京祯新珵艺知识产权代理事务所(特殊普通合伙) 16110 | 代理人: | 沈超 |
地址: | 215131 江苏省苏州市相城区元和*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一种 抖动 容限 可调 参考 时钟 频率 检测 电路 | ||
1.一种抖动容限可调的无参考时钟频率检测电路,其特征在于,包括:
D 触发器(2) 的数据信号端口接收差分时钟信号 CK 与 CKB,所述 D 触发器 (2)的时钟输入端口接收差分输入信号 DATA 和 DATAB,对差分输入信号DATA 和DATAB 进行采样;
所述 D 触发器 (2) 的输出端产生输出信号 Q 和 QB,连接到低通滤波器(3)的输入端,所述低通滤波器 (3) 产生经低通滤波的输出信号 Q'和 QB';
信号峰值检测电路 (4) 的第一输入端连接所述低通滤波器 (3) 的输出端,所述信号峰值检测电路 (4) 的第二输入端连接参考电压产生器 (6) 的输出端,接收参考电压Vref;所述信号峰值检测电路 (4) 比较所述 Q'和 QB'的信号峰值和所述参考电压 Vref的大小,并输出数字化比较结果。
2.根据权利要求 1 所述的抖动容限可调的无参考时钟频率检测电路,其特征在于,还包括:
多级反相驱动器 (5) 的输入端连接所述信号峰值检测电路 (4) 的输出端,将所述数字化比较结果多级反相后,产生输出信号。
3.根据权利要求1 或2 所述的抖动容限可调的无参考时钟频率检测电路,其特征在于,所述差分输入信号为差分数据信号或时钟信号。
4.根据权利要求 1 或 2 所述的抖动容限可调的无参考时钟频率检测电路,其特征在于,所述 D 触发器为单边沿触发或双边沿触发。
5.根据权利要求 4 所述的抖动容限可调的无参考时钟频率检测电路,其特征在于,所述 D 触发器包括:差分信号输入端 INP_2、INN_2,差分时钟输入端 CLKP_2、CLKN_2,偏置电压输入端 VBIAS,差分信号输出端OUTP_2、OUTN_2;
第一开关管 (Q1)、第二开关管(Q2)的控制端分别连接差分信号输入端INP_2、INN_2,接收所述差分时钟信号 CK 与 CKB;所述第一开关管 (Q1)的第一端连接第一电阻 (R1)的第二端、第四开关管 (Q4) 的控制端、第五开关管 (Q5) 的第一端,所述第一电阻 (R1)的第一端连接电源电压 VDD;所述第二开关管 (Q2) 的第一端连接第二电阻 (R2) 的第二端、所述第四开关管 (Q4) 的第一端、所述第五开关管 (Q5) 的控制端、第七开关管 (Q7)的控制端;所述第二电阻 (R2) 的第一端连接电源电压 VDD;所述第一开关管 (Q1) 的第二端、所述第二开关管 (Q2) 的第二端、第三开关管 (Q3) 的第一端相连接;所述第三开关管(Q3)、第六开关管(Q6)的控制端分别连接差分时钟输入端 CLKP_2、CLKN_2, 接收所述差分输入信号 DATA 和 DATAB;所述第三开关管 (Q3) 的第二端、所述第六开关管 (Q6) 的第二端、第十三开关管 (Q13) 的第一端相连接;所述第十三开关管 (Q13) 的控制端、第十四开关管 (Q14) 的控制端连接偏置电压输入端 VBIAS,接收偏置电压,所述第十三开关管(Q13) 的第二端连接第五电阻(R5) 的第一端,所述第五电阻 (R5) 的第二端、第六电阻(R6) 的第二端接地;所述第四开关管 (Q4) 的第二端、所述第五开关管 (Q5) 的第二端、所述第六开关管 (Q6) 的第一端相连接;所述第七开关管 (Q7) 的第一端、第三电阻 (R3)的第二端、第十开关管 (Q10) 的控制端、第十一开关管 (Q11) 的第一端、差分信号输出端OUTP 相连接,产生输出信号 Q;所述第三电阻 (R3) 的第一端、第四电阻 (R4) 的第一端连接电源电压 VDD;第八开关管 (Q8) 的第一端、所述第四电阻 (R4) 的第二端、所述第十开关管 (Q10) 的第一端、所述第十一开关管 (Q11) 的控制端、差分信号输出端 OUTN 相连接,产生输出信号 QB;所述第七开关管 (Q7) 的第二端、第八开关管 (Q8) 的第二端、第九开关管 (Q9) 的第一端相连接;所述第九开关管 (Q9) 的控制端、第十二开关管 (Q12)的控制端分别连接差分时钟输入端 CLKP_2、CLKN_2;所述第九开关管 (Q9) 的第二端、所述第十二开关管 (Q12) 的第二端、所述第十四开关管 (Q14) 的第一端相连接;所述第十开关管 (Q10) 的第二端、所述第十一开关管 (Q11) 的第二端、所述第十二开关管 (Q12)的第一端相连接。
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