[发明专利]延迟锁定环电路的延迟电路和延迟锁定环电路

权利要求书

1.一种延迟锁定环(DLL)电路的延迟电路，所述延迟电路包括：

分相器，配置为拆分参考时钟信号的相位，以输出具有180度的相位差的第一参考时钟信号和第二参考时钟信号；

逻辑门，配置为延迟第二参考时钟信号，以输出延迟的参考时钟信号；和

延迟线电路，包括级联的多个延迟单元，延迟线电路配置为基于控制码集延迟第一参考时钟信号和延迟的参考时钟信号，和输出具有与多个延迟单元中包括的一个逻辑门的延迟对应的延迟量的第一延迟的时钟信号和第二延迟的时钟信号。

2.如权利要求1所述的延迟电路，其中，多个延迟单元包括：

按顺序级联的第一到第k延迟单元，第一到第k延迟单元中的每一个具有相同配置，k是等于或者大于三的自然数，

其中，第一延迟单元配置为确定第一参考时钟信号和延迟的参考时钟信号的子延迟量，和基于控制码集的第一控制码确定是否将第一参考时钟信号和延迟的参考时钟信号传送到第二延迟单元。

3.如权利要求2所述的延迟电路，其中，

第一延迟单元包括第一到第十二与非门，

第一与非门对第一参考时钟信号和第一控制码中的第一选择控制位执行与非运算，

第二与非门对第一参考时钟信号和第一控制码中的第一传送控制位执行与非运算，

第三与非门对延迟的参考时钟信号和第一传送控制位执行与非运算，

第四与非门对延迟的参考时钟信号和第一控制码中的第二选择控制位执行与非运算，

第五与非门对第二与非门的输出和第一控制码中的第三选择控制位执行与非运算，

第六与非门对第二与非门的输出和第一控制码中的第二传送控制位执行与非运算，并向第二延迟单元提供第六与非门的与非运算的结果，

第七与非门对第三与非门的输出和第二传送控制位执行与非运算，并向第二延迟单元提供第七与非门的与非运算的结果，

第八与非门对第三与非门的输出和第一控制码中的第四选择控制位执行与非运算，

第九与非门对第五与非门的输出和来自第二延迟单元的第一传送信号执行与非运算，

第十与非门对第七与非门的输出和来自第二延迟单元的第二传送信号执行与非运算，

第十一与非门对第一与非门的输出和第九与非门的输出执行与非运算以输出第一延迟的时钟信号，和

第十二与非门对第四与非门的输出和第十与非门的输出执行与非运算以输出第二延迟的时钟信号。

4.如权利要求3所述的延迟电路，其中，第一与非门、第四与非门、第五与非门和第八与非门配置为基于第一到第四选择控制位确定子延迟量。

5.如权利要求3所述的延迟电路，其中，第六与非门和第七与非门配置为基于第二传送控制位分别将第一参考时钟信号和延迟的参考时钟信号选择性地传送到第二延迟单元。

6.如权利要求1所述的延迟电路，其中，配置为延迟第二参考时钟信号的逻辑门包括配置为对电源电压和第二参考时钟信号执行与非运算并输出延迟的参考时钟信号的与非门。

7.如权利要求1所述的延迟电路，其中，第一延迟的时钟信号和第二延迟的时钟信号之间的延迟量基本上与第一参考时钟信号和延迟的参考时钟信号之间的延迟量相同。

8.如权利要求1所述的延迟电路，其中，第二延迟的时钟信号具有相对于第一延迟的时钟信号的相位延迟所述延迟量的相位。