[发明专利]延迟锁定环电路的延迟电路和延迟锁定环电路

说明书

延迟锁定环(DLL)电路的延迟电路包括：分相器，配置为拆分参考时钟信号的相位，以输出具有180度的相位差的第一参考时钟信号和第二参考时钟信号；逻辑门，配置为延迟第二参考时钟信号，以输出延迟的参考时钟信号；和延迟线电路，包括级联的多个延迟单元，延迟线电路配置为基于控制码集延迟第一参考时钟信号和延迟的参考时钟信号，和输出具有与多个延迟单元中包括的一个逻辑门的延迟对应的延迟量的第一延迟的时钟信号和第二延迟的时钟信号。

相关申请的交叉引用

于2020年7月2日在韩国知识产权局提交的、题为“Delay Circuit of Delay-Locked Loop Circuit and Delay-Locked Loop Circuit”的韩国专利申请No.10-2020-0081267通过引用完全并入在这里。

技术领域

实施例涉及延迟锁定环电路的延迟电路和延迟锁定环电路。

背景技术

半导体器件可以与时钟(例如，从外部施加的时钟)同步地操作。当外部施加的时钟在半导体器件中使用时，例如由于半导体器件的内部电路可能发生时间延迟(或者时钟偏斜)。延迟锁定环(DLL)可以用于补偿时间延迟，以使得半导体器件与外部施加的时钟同步。

发明内容

实施例致力于延迟锁定环(DLL)电路的延迟电路，延迟电路包括：分相器，配置为拆分参考时钟信号的相位以输出具有180度的相位差的第一参考时钟信号和第二参考时钟信号；逻辑门，配置为延迟第二参考时钟信号以输出延迟的参考时钟信号；和延迟线电路，包括级联的多个延迟单元，延迟线电路配置为基于控制码集延迟第一参考时钟信号和延迟的参考时钟信号，和输出具有与多个延迟单元中包括的一个逻辑门的延迟对应的延迟量的第一延迟的时钟信号和第二延迟的时钟信号。

实施例还致力于半导体存储器装置的延迟锁定环(DLL)电路，DLL电路包括：第一延迟电路，配置为基于第一控制码集延迟参考时钟信号以生成第一延迟的时钟信号和第二延迟的时钟信号；第二延迟电路，配置为基于第二控制码，集精细地调整第一延迟的时钟信号和第二延迟的时钟信号的延迟量，以生成第一延迟的输出时钟信号；时钟传递电路，配置为延迟第一延迟的输出时钟信号，以生成具有与参考时钟信号的相位相的同相位的输出时钟信号；复制电路，配置为延迟第一延迟的输出时钟信号以生成反馈时钟信号；和第一延迟控制器，配置为基于在第一间隔期间检测到的参考时钟信号和反馈时钟信号之间的第一相位差，调整第一控制码集的码值，和配置为将第一控制码集提供到第一延迟电路。第一延迟电路可以包括：分相器，配置为拆分参考时钟信号的相位，以输出具有180度的相位差的第一参考时钟信号和第二参考时钟信号；逻辑门，配置为延迟第二参考时钟信号以输出延迟的参考时钟信号；和延迟线电路，包括级联的多个延迟单元，延迟线电路配置为基于第一控制码集延迟第一参考时钟信号和延迟的参考时钟信号，和输出具有与多个延迟单元中包括的一个逻辑门的延迟对应的延迟量的第一延迟的时钟信号和第二延迟的时钟信号。

实施例还致力于延迟锁定环(DLL)电路的延迟电路，延迟电路包括：分相器，配置为拆分参考时钟信号的相位以输出具有180度的相位差的第一参考时钟信号和第二参考时钟信号；逻辑门，配置为延迟第二参考时钟信号以输出延迟的参考时钟信号；和延迟线电路，包括级联的多个延迟单元，延迟线电路配置为基于控制码集延迟第一参考时钟信号和延迟的参考时钟信号，和输出第一延迟的时钟信号和具有与多个延迟单元中包括的一个逻辑门的延迟对应的延迟量的第二延迟的时钟信号。多个延迟单元可以包括按顺序级联的第一到第k延迟单元，第一到第k延迟单元中的每一个具有相同配置，k是等于或者大于三的自然数，第一延迟单元可以配置为确定第一参考时钟信号和延迟的参考时钟信号的子延迟量，和基于控制码集的第一控制码确定是否将第一参考时钟信号和延迟的参考时钟信号传送到第二延迟单元，且第一到第k延迟单元中的每一个可以包括第一到第十二与非门，且配置为将第一延迟的时钟信号和第二延迟的时钟信号之间的延迟量调整为与第一参考时钟信号和延迟的参考时钟信号之间的延迟量相同。

附图说明