[发明专利]半导体芯片

说明书

本公开的实施例涉及一种半导体芯片。该半导体芯片包括单芯片或双芯片构成的D2D收发器。D2D收发器包括第一D2D发送器和第一D2D接收器。D2D发送器被配置为使用第一参考时钟信号向另一半导体芯片的第二D2D收发器中的第二D2D接收器发送数据。D2D接收器被配置为使用第二参考时钟信号从所述第二D2D收发器中的第二D2D发送器接收数据。通过使用根据本公开的实施例，可以针对包括D2D在内的多应用场景灵活配置传输方案。

技术领域

本公开的各种实施例涉及一种电子设备，并且具体地，涉及一种用于传输数据的半导体芯片、电子组件以及制造该半导体芯片的方法。

背景技术

大规模复杂高性能的片上系统（system on chip，SoC），例如通用图形处理单元（general purpose graphics processing unit，GPGPU）芯片、智能训练与推理芯片以及人工智能（artificial intelligence，AI）芯片等，需要高速传输大规模数据。大规模数据的传输需要SoC具有更强的计算能力和更大的带宽，然而，制造大型裸片又会带来制造良率下降的问题。

半导体芯片的高速输入输出（High Speed IO）接口的参考时钟结构规划及设计是实现芯片内和/或芯片间高数据传输速率的关键环节。通过片外参考时钟源和/或片内参考时钟源，可以为整个芯片的时钟提供参考时钟。高质量的参考时钟信号对于SoC的IO接口设计至关重要，尤其是对时钟信号的抖动要求非常高的高速IO接口，例如高速外围组件互连（Peripheral Component Interface Express，PCIE）物理层（PHY）、芯片对芯片（Die toDie，D2D）PHY、高带宽存储器(High Bandwidth Memory，HBM) PHY以及利用PCIE PHY来实现的点对点（Point to Point, P2P）PHY等。

当前SoC的高速IO接口的参考时钟设计，大多数仅支持芯片PCIE或HOST的单场景基本需求，而无法提供D2D单应用场景、上述应用场景相互组合的多应用场景，以及备用参考时钟的规划设计，并且多应用场景之间无法进行灵活配置。

发明内容

鉴于上述问题，本公开的实施例旨在提供一种半导体芯片，提供高性能的参考时钟信号来实现高速的芯片内和/或芯片间的数据传输，并且能够满足大规模高性能芯片的多个应用场景的需求以及提供多种备用参考时钟规划及设计。

根据本公开的第一方面，提供一种半导体芯片。半导体芯片包括第一D2D收发器。D2D收发器包括第一D2D发送器和第一D2D接收器。第一D2D发送器被配置为使用第一参考时钟信号向另一半导体芯片的第二D2D收发器中的第二D2D接收器发送数据。第一D2D接收器被配置为使用第二参考时钟信号从第二D2D收发器中的第二D2D发送器接收数据。

在一些实施例中，半导体芯片还包括第一锁相环。第一锁相环被配置为接收来自于半导体芯片外部的初始参考时钟信号，并且向第一D2D发送器提供第一参考时钟信号。第一D2D接收器被配置为从第一D2D发送器接收第二参考时钟信号或接收来自第二D2D发送器的第二参考时钟信号，第二参考时钟信号与第一参考时钟信号相同。

在一些实施例中，初始参考时钟信号为单端CMOS时钟信号，单端CMOS时钟信号经由锁相环被转换为差分CML时钟信号。

在一些实施例中，半导体芯片还包括第三D2D收发器。第三D2D收发器包括第三D2D发送器和第三D2D接收器。第三D2D发送器被配置为使用第一参考时钟信号向另一半导体芯片的第四D2D收发器中的第四D2D接收器发送数据，并且第三D2D接收器被配置为使用第二参考时钟信号从第四D2D收发器中的第四D2D发送器接收数据。

在一些实施例中，第一锁相环被进一步配置为向第三D2D发送器提供第一参考时钟信号，其中第三D2D接收器被配置为从第三D2D发送器或第四D2D收发器中的第四D2D发送器接收第二参考时钟信号。