[发明专利]一种三维存储器及其制造方法

说明书

本申请提供了一种三维存储器及其制造方法。所述方法包括：提供第一衬底；在所述第一衬底上依次形成牺牲层和叠层结构；形成贯穿所述叠层结构并延伸进入所述牺牲层的沟道结构，所述沟道结构包括存储膜和沟道层；刻蚀去除所述第一衬底和所述牺牲层以及部分所述存储膜，以暴露部分所述沟道层；依次形成掺杂半导体层和缓冲层，所述掺杂半导体层与所述沟道层接触；对所述缓冲层进行平坦化处理；形成贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点。本申请的三维存储器具有高集成度和增强的可靠性。

技术领域

本申请涉及半导体制造技术领域，具体地说，本申请涉及一种三维存储器及其制造方法。

背景技术

随着电子行业的高速发展，越来越需要高性能低成本的半导体器件。传统的二维或平面存储器的集成度主要由单位存储单元占据的面积来确定。因此，传统的二维存储器的集成度在很大程度上，受到精细图案形成技术的影响。然而，增加图案精细度需要较为昂贵的工艺设备，这对增加二维存储器的集成度造成了很大的局限性。

为了克服这样的局限性，已经开发了三维存储器，能够在显著地提高存储器件的集成度的情况下，增加存储器件的可靠性。

发明内容

有鉴于此，本申请的主要目的在于提供一种具有增强可靠性的三维存储器及其制造方法。

为达到上述目的，本申请的技术方案是这样实现的：

本申请的第一方面提供一种三维存储器的制造方法，所述方法包括：

提供第一衬底；

在所述第一衬底上依次形成牺牲层和叠层结构；

形成贯穿所述叠层结构并延伸进入所述牺牲层的沟道结构，所述沟道结构包括存储膜和沟道层；

刻蚀去除所述第一衬底和所述牺牲层以及部分所述存储膜，以暴露部分所述沟道层；

依次形成掺杂半导体层和缓冲层，所述掺杂半导体层与所述沟道层接触；

对所述缓冲层进行平坦化处理；

形成贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点。

根据本申请的一种实施方式，所述源极触点与所述沟道层接触。

根据本申请的一种实施方式，所述形成贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点，包括：

对所述缓冲层和所述掺杂半导体层进行刻蚀以形成源极触点开口；

在所述源极触点开口内填充导电材料以形成源极触点。

根据本申请的一种实施方式，所述源极触点开口的底面与所述沟道层所在区域重叠的部分的深度小于与所述沟道层所在区域未重叠的部分的深度。

根据本申请的一种实施方式，所述依次形成掺杂半导体层和缓冲层，包括：

通过原位生长工艺形成掺杂半导体层；

在所述掺杂半导体层上沉积形成缓冲层；

所述掺杂半导体层包括平整部分和延伸进入所述缓冲层的凸出部分。

根据本申请的一种实施方式，形成掺杂半导体层之前，所述方法还包括：

对暴露的部分所述沟道层进行离子注入，以形成掺杂沟道层。

本申请根据本申请的一种实施方式，在形成缓冲层之前，所述方法还包括：

对所述掺杂沟道层和所述掺杂半导体层进行激活处理，以使所述掺杂沟道层和所述掺杂半导体层的掺杂浓度相同。

根据本申请的一种实施方式，在刻蚀去除所述第一衬底和所述牺牲层以及部分所述存储膜之前，所述方法还包括：