[发明专利]半导体装置及其制造方法

说明书

实施方式提供一种能够使杂质的扩散范围稳定的半导体装置及其制造方法。一实施方式的半导体装置具备：衬底；配线层，设置在衬底上，且包含第1膜；积层体，在配线层上将多个第1层与多个第2层交替地积层而成；单元膜，设置在积层体内；半导体膜，在积层体内与单元膜对向；及扩散膜，在配线层内与第1膜相接并且在积层体内与半导体膜相接。扩散膜包含杂质，扩散膜的上端部位于多个第1层中的比最下层的第1层高的位置。

[相关申请案]

本申请案享有以日本专利申请案2020-151455号(申请日：2020年9月9日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体装置及其制造方法。

背景技术

在具有三维结构的存储单元阵列的半导体装置中，设置着包含多个电极层的积层体及贯通该积层体的通道膜。关于这样的半导体装置的结构，已知有使通道膜的侧壁与设置在积层体之下的源极线直接接触的DSC(Direct Strap Contact，直接带状接触)结构。另外，通道膜会通过栅极感应漏极泄漏(GIDL:Gate-Induced Drain Leakage)来产生空穴(hole)。当空穴充分蓄积时，数据会被抹除。

在具有所述DSC结构的半导体装置中，磷(P)等杂质掺杂在源极线中。当产生所述GIDL时，该杂质扩散到通道膜。

发明内容

在具有所述DSC结构的半导体装置中，磷(P)等杂质掺杂在源极线中。当产生所述GIDL时，该杂质扩散到通道膜。此时，可能会产生杂质向通道膜的扩散距离达不到、或杂质的扩散距离变动之类的事态。这样，如果杂质的扩散范围变得不稳定，那么有数据抹除的性能降低的可能性。

本发明要解决的问题在于提供一种能够使杂质的扩散范围稳定的半导体装置及其制造方法。

一实施方式的半导体装置具备：衬底；配线层，设置在衬底上，且包含第1膜；积层体，在配线层上将多个第1层与多个第2层交替地积层而成；单元膜，设置在积层体内；半导体膜，在积层体内与单元膜对向；及扩散膜，在配线层内与第1膜相接并且在积层体内与半导体膜相接。扩散膜包含杂质，扩散膜的上端部位于多个第1层中的比最下层的第1层高的位置。

附图说明

图1是表示第1实施方式的半导体装置的主要部分的结构的立体图。

图2是表示沿着图1所示的切断线A-A的截面的一部分的图。

图3是将图2的一部分放大的剖视图。

图4A是表示在衬底上积层电路层及配线层的工序的剖视图。

图4B是表示在配线层上形成积层体的工序的剖视图。

图4C是表示形成空穴的工序的剖视图。

图4D是表示使单元膜在空穴内成膜的工序的剖视图。

图4E是表示使扩散膜成膜的工序的剖视图。

图4F是表示扩散膜的一部分进行蚀刻的工序的剖视图。

图4G是表示使半导体膜成膜的工序的剖视图。

图4H是表示形成狭缝的工序的剖视图。

图4I是表示选择性地蚀刻绝缘层的工序的剖视图。

图4J是表示形成导电层及源极线的工序的剖视图。

图4K是表示在空穴及狭缝嵌埋绝缘膜的工序的剖视图。

图5是第2实施方式的半导体装置的主要部分的剖视图。

图6A是表示使半导体膜在单元膜的内侧成膜的工序的剖视图。